[发明专利]一种CMOS集成电路抗单粒子效应加固电路

说明书

本发明公开了一种CMOS集成电路抗单粒子效应加固电路，属于集成电路、电路抗辐射加固技术领域。该电路包括上拉网络、下拉网络和源衬电压设置网络，其中，上拉网络、下拉网络和源衬电压设置网络共用输入端，上拉网络的电源端口和衬底的电压由源衬电压设置网路提供，下拉网路的接地端口和衬底的电压同样由源衬电压设置网络提供，上拉网络和下拉网络相连形成输出端口。本发明不仅能够完成普通CMOS集成电路的逻辑功能，还具备高性能的抗单粒子效应的性能。

技术领域

本发明涉及集成电路、电路抗辐射加固技术领域，特别是指一种CMOS集成电路抗单粒子效应加固电路。

背景技术

随着材料、化学、工程技术等学科的飞速发展以及互相融合，集成电路中器件的最小尺寸不断突破极限。集成电路是航空航天以及电子产品的核心，随着集成电路尺寸的不断缩小，随之而来的电源电压持续降低、栅氧化层厚度达到几个纳米级别、集成度高等技术上的改变，对集成电路抗辐射加固设计也带来了明显的变化和更严重的挑战，例如栅氧化层厚度非常薄导致总剂量效应对集成电路造成的影响非常小，电源电压降低导致单粒子效应明显加重，集成度提高导致多位单粒子翻转加重，对抗辐射设计提出了更新和更高的要求。

对于CMOS集成电路，集成电路中对入射粒子最敏感的区域通常是反向偏置的PN结，工作在截状态的场效应晶体管的漏电极PN结反偏，漏区和衬底之间存在较强的外加电压。当具有高能量的粒子入射到截止管的漏区时，会在其入射轨迹上和材料作用产生大量的自由电子-空穴对，并破坏漏区与衬底之间的内建电场，使外加电压产生的强电场可以沿着入射轨迹向下延伸，形成漏斗似的形状，这一现象被称之为漏斗效应。在漏斗效应下，半导体晶体管的漏区和衬底近似导通，在外加电压下，由入射粒子产生的大量电子-空穴对大部分被漏区及衬底收集，形成瞬态脉冲电流。单粒子瞬态效应可能产生错误的逻辑信号，并使整个系统的功能失常。

发明内容

有鉴于此，本发明提出了一种CMOS集成电路抗单粒子效应加固电路，其能够提高电路的抗单粒子效应的性能。

为了实现上述目的，本发明所采取的技术方案是：

一种CMOS集成电路抗单粒子效应加固电路，包括上拉网络和下拉网络；还包括用于设置上拉网络和下拉网络中晶体管的源极和衬底电压的源衬电压设置网络；上拉网络的电源端口和衬底电压端口，以及下拉网络的接地端口和衬底电压端口均连接至源衬电压设置网络的输出端，所述上拉网络和下拉网络相连，且连接点作为整个加固电路的输出端，所述源衬电压设置网络、上拉网络和下拉网络的输入端相连，作为整个加固电路的输入端。

进一步的，所述源衬电压设置网络的输出电压与整个加固电路输出端的电压相同。

进一步的，所述源衬电压设置网络由上下两部分组成，其中，上部分的结构与所述上拉网络相同，下部分的结构与所述下拉网络相同，上下两部分相连，连接处形成源衬电压设置网络的输出端，同时，上下两部分共用输入端，连接至整个加固电路的输入端。

进一步的，所述源衬电压设置网络由上下两部分组成，其中，上部分的结构为将所述上拉网络中的PMOS器件依据尺寸进行拆分或合并所得的电路，下部分的结构为将所述下拉网络中的NMOS器件依据尺寸进行拆分或合并所得的电路，上下两部分相连，连接处形成源衬电压设置网络的输出端，同时，上下两部分共用输入端，连接至整个加固电路的输入端。

通过采用上述技术方案，本发明具有如下有益效果：

1、本发明中，当输入组合使输出为低电平时，源衬电压设置网络设置上拉网络的电源输入端和衬底为低电平，此时输出也为低电平，这样上拉网络的晶体管的漏极和衬底的电压差为零，当有高能粒子入射上拉网络的晶体管的漏极并产生了大量电子空穴对后，由于该晶体管的漏极和衬底之间电压差为零，电子空穴对不会在电场的作用下被漏极大量收集，只会在电子空穴对扩散的过程中吸收少许，对输出节点电压的影响大大降低，从而大幅度提升了电路抗单粒子效应的性能。