[发明专利]模数转换器

权利要求书

1.一种模数转换器，其特征在于，包括第一比较器、第二比较器以及互相连接的逻辑电路和数模转换器，所述第一比较器的正输入端与所述第二比较器的负输入端同时连接到模拟输入端，所述第一比较器的负输入端和所述第二比较器的正输入端分别连接到所述数模转换器，所述第一比较器的使能输入端和所述第二比较器的使能输入端同时与所述逻辑电路的使能输出端相连接，所述第一比较器的输出端和所述第二比较器的输出端分别连接到所述逻辑电路；所述逻辑电路用于输出使能信号使所述第一比较器和所述第二比较器进入锁存状态。

2.根据权利要求1所述的模数转换器，其特征在于，所述模数转换器还包括设置于所述逻辑电路和所述数模转换器之间的计数器，所述计数器分别与所述逻辑电路和所述数模转换器电连接。

3.根据权利要求1所述的模数转换器，其特征在于，所述逻辑电路包括D触发器，所述第一比较器的使能输入端和所述第二比较器的使能输入端同时与所述D触发器的使能输出端相连接。

4.根据权利要求3所述的模数转换器，其特征在于，所述逻辑电路还包括第一或门、第二或门、取反电路、与门、移位寄存器、第一延迟单元、第二延迟单元、第三延迟单元和第四延迟单元；所述第一比较器的输出端连接所述第一或门的一输入端，所述第二比较器的输出端连接所述第一或门的另一输入端；所述第一比较器的输出端连接所述与门的一输入端，所述第二比较器的输出端通过所述取反电路连接所述与门的另一输入端；所述第一或门的输出端分别连接所述第一延迟单元的输入端、所述第三延迟单元的输入端和所述第四延迟单元的输入端；所述与门的输出端连接所述第二延迟单元的输入端；所述第一延迟单元的输出端和所述第二延迟单元的输出端分别连接到所述移位寄存器；所述第四延迟单元的输出端与所述第二或门的一输入端相连接；所述第二或门的输出端和另一输入端分别连接所述移位寄存器；所述移位寄存器与所述数模转换器相连接。

5.根据权利要求4所述的模数转换器，其特征在于，所述第四延迟单元的延迟时间、所述第一延迟单元的延迟时间、所述第二延迟单元的延迟时间和第三延迟单元的延迟时间由大到小依次递减。

6.根据权利要求4所述的模数转换器，其特征在于，所述取反电路包括反相器。

7.根据权利要求4所述的模数转换器，其特征在于，所述D触发器为边沿复位的D触发器。

8.根据权利要求3所述的模数转换器，其特征在于，所述D触发器的D端接入有高电平。

9.根据权利要求1所述的模数转换器，其特征在于，所述数模转换器为基于电阻分压的数模转换器。

10.根据权利要求1所述的模数转换器，其特征在于，所述数模转换器对所述第二比较器的正输入端的输入值比所述数模转换器对所述第一比较器的负输入端的输入值大两个最低有效位。