[发明专利]一种基于多晶圆堆叠技术的多区块像元阵列

说明书

本发明公开了一种基于多晶圆堆叠技术的多区块像元阵列。该像元阵列由多个复合介质栅双器件光敏探测器周期性排布构成，像元阵列与周边非像元阵列模块分别制作在上、下两片不同的晶圆上，像元阵列通过晶圆间通孔与非像元阵列模块相连，非像元阵列模块包括读出模块、高压模块、译码模块和逻辑控制模块；每个复合介质栅双器件光敏探测器包括一个感光晶体管和一个读取晶体管，两者均采用复合介质栅的结构；像元阵列分成多个工作区块，每个区块的复合介质栅双器件光敏探测器具有独立的字线和位线，不同区块的字线和位线不相连，区块与区块间紧密排列。本发明不仅加速了单张图片的传输速度，提高视频的帧率，并且能保证超高像素图像的真实性。

技术领域

本发明涉及复合介质栅双器件像素单元，尤其是一种基于多晶圆堆叠技术的多区块像元阵列的架构。

背景技术

图像传感器在当今社会应用非常广泛，如移动手机、数码相机、各种摄像机以及国防探测领域。当前发展的主要成像探测器是CCD和CMOS-APS两种类型，CCD的基本结构是一列列MOS电容串联，通过电容上面电压脉冲时序控制半导体表面势阱产生和变化，进而实现光生电荷信号的存储和转移读出；CMOS-APS每个像素采用二极管和多个晶体管组成，读取曝光前后的变化情况得到光信号。CMOS-APS由于某些优点近年来受到更大的关注，CCD生产对工艺要求极高，成品率和成本不够理想。目前CCD与CMOS都力图进一步缩小像素尺寸提高分辨率，CCD因为受到边缘电场等效应使得其像素尺寸很难进一步缩小。

为了获得具有简单结构、成熟工艺、更高分辨率的成像器件，现有专利(CN103227184A)为了达到更高的分辨能力，基于复合介质栅像素结构采用更紧密排列的NAND型架构，并给出实际曝光方法。还有更早的专利(US6784933B1)中，浮栅晶体管像素采用了NOR架构，每相邻像素之间需要一个电极引线，也减小了像素的尺寸。

但是随像素规模不断过扩大，无论阵列采用NAND型或是NOR型架构，读出时间依旧是制约成像芯片视频帧率的关键因素。

发明内容

本发明提出一种基于复合介质栅双器件光敏探测器像元阵列在多晶圆堆叠技术下的架构，可实现并行工作。

本发明采用的技术方案如下：

一种基于多晶圆堆叠技术的多区块像元阵列，像元阵列由多个复合介质栅双器件光敏探测器周期性排布构成，其特征在于，所述像元阵列与周边非像元阵列模块分别制作在上、下两片不同的晶圆上，所述像元阵列通过晶圆间通孔与非像元阵列模块相连，所述非像元阵列模块包括读出模块、高压模块、译码模块和逻辑控制模块；每个复合介质栅双器件光敏探测器包括一个感光晶体管和一个读取晶体管，感光晶体管和读取晶体管形成在同一P型半导体衬底上方，且两者均采用复合介质栅的结构；在像元阵列中，同行读取晶体管的控制栅相连，记作字线；同列读取晶体管的源漏极区和漏极区分别相连，记作位线；所述像元阵列分成多个工作区块，每个区块的复合介质栅双器件光敏探测器具有独立的字线和位线，不同区块的字线和位线不相连，区块与区块间紧密排列。

进一步地，所述高压电路模块与所述像元阵列位于同一片晶圆。

进一步地，所述像元阵列中的复合介质栅双器件光敏探测器之间用浅槽隔离区隔开。

进一步地，所述像元阵列所在的晶圆中，包括三层晶圆间金属层和像元阵列层。

进一步地，每个工作区块中，多列位线相连的复合介质栅双器件光敏探测器共享同一读出模块；同列复合介质栅双器件光敏探测器的读取晶体管直接与读出模块相连，或者同列复合介质栅双器件光敏探测器的读出晶体管与选通模块相连，若干列的选通模块再与读出模块相连。