[发明专利]一种多处理器神经网络处理设备

说明书

本发明题为“一种多处理器神经网络处理设备”。多处理器神经网络处理设备包括：多个网络处理引擎，每个网络处理引擎用于根据网络配置来处理神经网络的一个或多个层。存储器至少临时存储网络处理引擎的网络配置信息、输入图像信息、中间图像信息和输出信息。网络处理引擎中的至少一者被配置为在否则空闲时识别要由另一目标网络处理引擎处理的配置信息和输入图像信息，并且使用该配置信息和输入图像信息复制该目标网络处理引擎的处理。该设备被配置为将由目标网络处理引擎输出的信息的至少一部分与由该网络处理引擎生成的对应信息进行比较，以确定目标网络处理引擎或该网络处理引擎是否正常工作。

技术领域

本发明涉及一种用于多处理器神经网络处理设备的自测试系统。

背景技术

图1示意性地示出了用于在车辆中使用的驱动器监测系统(DMS)的典型系统架构。

此类系统10可包含主机CPU 50，可能是双/四核处理器和系统存储器99，例如单通道或多通道LPDDR4存储器模块，诸如格拉茨技术大学(Technische Universitat Graz)，信息技术研究所，Burim Aliu于2012年5月的工学硕士论文“Design and Implementation ofa Self-Test Concept for an Industrial Multi-Core Microcontroller”中公开的。

此类系统可还包括用于加速处理的协同处理模块18、30，并且这些可包括：通用硬件加速器30，诸如可编程神经网络引擎或各种数字信号处理(DSP)核心，例如，如在PCT申请PCT/EP2018/071046(Ref：FN-618-PCT)和Shibahara等人于2017年1月在《IEEE Journal OfSolid-State Circuits》第52卷第1期上的文章“A 16nm FinFET Heterogeneous Nona-Core SoC Supporting ISO26262 ASIL B Standard”中分别公开的；或专用于特定功能加速的硬件引擎18，例如，诸如PCT专利申请WO2017/108222(Ref:FN-470-PCT)中所公开的面部检测，或诸如美国专利No.9,280,810(Ref：FN-384-CIP)中公开的图像失真校正，其公开内容通过引用并入本文。

核心处理器50以及通用处理器30和专用处理器18直接从存储器99或者经由系统总线91从车辆周围布置的各种传感器接收信息，以便例如通过驾驶员显示器(未示出)控制或提供有关车辆的信息。

在结合到车辆中之前，汽车系统通常必须遵守安全标准，诸如ISO26262中定义的汽车安全完整性等级(ASIL)A、B、C或D。ASIL–A是汽车行业中使用的最低安全级别，而ASIL–D是最高安全级别。

用于确保处理加速器提供ASIL-D安全性的第一种很少使用的机制是冗余的。这里，多个处理加速器将各自执行相同的功能，最后将比较每个处理加速器的结果，并且将任何差异发送给主机。

这当然提供了高的安全覆盖范围，但相对于非冗余实现，它需要倍数的硅区域和功耗。

另一种广泛使用的机制是软件内建自测试(BIST)。在这种情况下，主机CPU可在处理加速器通电时或在固定的时间段调度任务。该任务包括对处理加速器硬件的一些软件测试，以确保处理加速器中没有故障。测试软件应当以提供尽可能多的验证覆盖范围的方式开发。软件BIST可相对地易于实施，并且可随时进行调整或重写。但是，它通常提供相对低的覆盖范围(通常仅在ASIL–A中使用)，并且可影响正常功能的性能。

另一方面，硬件BIST涉及使处理加速器能够自我测试并且确定结果好坏的电路。这可提供高的覆盖范围，但当然涉及附加硅区域，理论上极限接近如上所述的冗余。

发明内容

根据本发明，提供了根据权利要求1所述的多处理器神经网络处理设备。