[发明专利]具有维持存储架构的动态随机存取存储器

说明书

本发明公开了一种动态随机存取存储器。所述动态随机存取存储器包含一动态随机存取存储器单元和一字线。所述动态随机存取存储器单元包含一存取晶体管和一储存电容，及所述字线耦接于所述存取晶体管的栅极。在所述字线被选择以开启所述存取晶体管以及不被选择以关闭所述存取晶体管之间，一第一电压或一第二电压被储存在所述动态随机存取存储器单元。所述第一电压高于应用在所述动态随机存取存储器中一高电平信号的电压，以及所述第二电压低于应用在所述动态随机存取存储器中一低电平信号的电压。因此，在所述存取晶体管关闭后，即使漏电流通过所述存取晶体管，但所述储存电容内的电荷可比现有的动态随机存取存储器的架构维持更长的一段时间。

技术领域

本发明涉及一种动态随机存取存储器，尤其涉及一种具有维持存储架构的动态随机存取存储器。

背景技术

现有技术中，最广泛使用的动态随机存取存储器(Dynamic Random AccessMemory，DRAM)单元包含一存取晶体管和一储存电容，其中所述存取晶体管的源极连接所述储存电容以及所述存取晶体管的漏极连接一位线。所述位线连接一第一级传感放大器，且所述第一级传感放大器是用以传送通过列开关(column switches)从所述动态随机存取存储器单元所读出(READ out)的信号至一第二级传感放大器，其中所述第二级传感放大器连接输入/输出线(也就是数据线)。在写入操作(WRITE operation)期间，由输入/输出缓冲器所驱动的信号会被稳定在所述数据线，以及所述数据线会进一步通过所述第一级传感放大器稳定所述输入/输出缓冲器所驱动的信号以使正确的信号通过所述存取晶体管写入至所述储存电容。在所述存取晶体管的主动模式(active mode，也就是所述存取晶体管的开启期间)，所述存取晶体管负责所述储存电容的读出操作(READ operation)或所述储存电容的写入操作(WRITE operation)，以及在所述存取晶体管的非主动模式(inactive mode，也就是所述存取晶体管关闭期间)，所述存取晶体管可避免所述储存电容所储存的数据遗失。

在现有技术中，所述存取晶体管被设计具有一高的阈值电压以最小化通过所述存取晶体管的漏电流，但随之而来的缺点是当所述存取晶体管开启时，所述存取晶体管的性能降低。因此，连接所述存取晶体管的栅极的字线必须被升压或连接至一高的电压VPP(通常来自一字线驱动器)以允许所述存取晶体管具有高驱动能力而将信号写入至所述储存电容，其中电压VPP是通过所述字线驱动器加载至所述字线或所述存取晶体管的栅极。因为电压VPP是施加在所述存取晶体管的一高压应力，所以所述存取晶体管的栅极的电介质材料(例如，一氧化层或一高电介常数材料)必须比应用至所述动态随机存取存储器的其他支持电路或外围电路(例如命令译码器，地址译码器和其他输入/输出电路等)的栅极的电介质材料还要厚。因此，所述存取晶体管的设计面临不是只能维持高性能就是只能维持高可靠性的挑战，且须在所述存取晶体管的可靠性和性能之间进行了艰难的权衡取舍。然而在现有技术中，所述存取晶体管的设计更专注于达成所述存取晶体管的高可靠性，却同时必须牺牲所述存取晶体管的性能。

总结而言，关于所述存取晶体管的设计，所述存取晶体管必须具有所述高的阈值电压以降低所述存取晶体管的漏电流(其中降低所述存取晶体管的漏电流有助于延长所述储存电容中所储存的电荷的保留时间)，具有厚的栅极电介质材料以承受高的字线电压(例如电压VPP)，以及牺牲所述存取晶体管的性能。因此，通过所述存取晶体管对所述储存电容写入一高电平信号(也就是一信号“ONE”，其中信号“ONE”通常对应如图1A所示的电压VCCSA)将会花较长的时间达到或无法完全达到信号“ONE”所对应的电压VCCSA。也就是说，将信号“ONE”所对应的电压VCCSA完全写入至所述储存电容所耗费的写入时间(WRITEtime)将较长。