[发明专利]一种面向图计算的异构存内计算设备及其运行方法

说明书

本发明涉及一种面向图计算的异构存内计算设备，其配置为：根据输入的图数据和图算法进行初始化；构建滑动窗口执行模型，使得存储器控制单元能够根据设定的执行顺序，从动态随机存取存储器中读取图数据；存储器控制单元根据读取的图数据的负载特征及硬件实时占有率，将负载调度至数字信号处理单元或若干个模拟信号处理单元进行执行，在负载调度至数字信号处理单元中进行执行的情况下，数字信号处理单元配置为依次处理负载中对应的每一条边，并更新其对应的顶点数据，或者在负载调度至模拟信号处理单元中进行执行的情况下，存储器控制单元能够将负载转换成矩阵的形式以匹配模拟信号处理单元的计算模式；在图算法不收敛的情况下，执行下一轮迭代。

技术领域

本发明属于计算机体系结构领域的专用加速器设计技术领域，尤其涉及一种面向图计算的异构存内计算设备及其运行方法。

背景技术

图结构能够自然地捕获数据项之间的关系，并允许数据分析师从广泛的应用程序中的数据模式中获取有价值的见解。但是，图计算对存储系统提出了很大的挑战。由于不规则的邻接顶点遍历，导致访存局部性较差；并且对来自内存的数据的计算通常是简单的，对内存带宽要求较高。现有基于通用架构，FPGA和ASIC的图处理框架虽然在技术上取得一定进展，但远远没有解决图处理中出现的内存瓶颈问题。

与具有独立计算-存储层次结构的传统冯·诺依曼架构不同，存内计算通过在存储器中集成计算单元来解决上述“存储墙”挑战，以提高图计算执行效率。当前存内计算主要有两种方案，其一是在存储器附近或内部添加或集成数字信号处理逻辑(例如，非常小的有序核，可重构逻辑等)。其中许多工作将处理逻辑放置在3D堆叠存储器的逻辑层内或存储器控制器中，逻辑层和存储层通过硅通孔技术连接，根据美光公司提供的标准，可提供高达320GB/s内存带宽，并且堆叠后访存距离的缩短，也显著降低了数据移动的开销，通常在1～2个数量级。另外一种存内计算技术则利用存储器单元和单元阵列本身的固有属性和操作原理，通过存储单元之间的相互作用使得单元和/或单元阵列可以执行模拟信号计算。以ReRAM为例，基于模拟忆阻器的存内计算架构可以在其crossbar架构中有效地执行矩阵向量乘法运算。通过在ReRAM单元的电阻中写入图结构边数据，当一组顶点数据被转换为作用在字线上的模拟电压信号时，ReRAM crossbar结构可以立即执行矩阵向量乘操作，并在其位线上产生模拟电流信号。最近的研究表明，图计算可以转换为矩阵向量乘形式，以享受ReRAM的大规模并行性，将计算复杂度为O(n²)的矩阵向量乘操作转换为O(1)。

例如，公开号为CN108563808A的专利文献，其公开了一种基于FPGA的异构可重构图计算加速器系统的设计方法，整个加速器系统包括PC和FPGA两大异构模块，具体步骤：首先加载启动FPGA所需要的驱动模块，将FPGA的PCIe DMA等设备打开；根据所需要处理的图数据的顶点数和边数进行图计算加速器引擎的选择；在选择好加速器引擎之后对图数据进行预处理；将预处理好的图数据通过PCIe DMA传输给FPGA开发板的板载DDR；启动加速器从板载DDR指定的地址开始读取图数据；控制器将图数据分配给不同的处理单元进行处理和计算；在各个处理单元计算和处理完数据之后，将结果发送给计算结果收集模块；收集模块将结果写回板载DDR，在整个图数据处理完之后，PC将结果从板载DDR中读取出。