[发明专利]一种应用于DDS的数据合成电路

说明书

本发明公开一种应用于DDS的数据合成电路，包括PMOS管PM1、NMOS管NM1～NM8、反相器INV和缓冲器BUFF；其中，PMOS管PM1的源端接电源VDD，漏端连至NMOS管NM1、NM2、NM3和NM4的漏端并连接反相器INV和缓冲器BUFF，栅端输入DDS时钟f_clk；NMOS管NM1、NM2、NM3和NM4的源端分别与NMOS管NM5、NM6、NM7和NM8的漏端相连，栅端分别输入DDS的四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)；NMOS管NM5、NM6、NM7和NM8的源端均与地GND相连，栅端分别输入DDS时钟四分频f_clk/4。

技术领域

本发明涉及集成电路技术领域，特别涉及用于DDS的数据合成。

背景技术

DDS(Direct Digital Synthesizer，直接数字频率合成器)是一种数字化的频率、相位波形合成技术的器件，它通过内部的数字内核产生正弦的数字信号，并经过内嵌DAC转换为模拟信号输出。该器件具有调节精度高、精密跳频及稳定性好等优点，在通讯、雷达及测控领域广泛应用。

目前高速DDS的数字内核均采用CODIC或改进型CODIC算法实现，数字内核输出也多为单通路或双路交织架构，基于该架构算法的数字内核速率受限于架构和工艺而不能太高，从而严重影响了DDS整体电路的设计速率。

发明内容

本发明的目的在于提供一种应用于DDS的数据合成电路，以解决目前数字内核速率无法提高，制约DDS发展的问题。

为解决上述技术问题，本发明提供一种应用于DDS的数据合成电路，包括：

PMOS管PM1、NMOS管NM1～NM8、反相器INV和缓冲器BUFF；其中，

所述PMOS管PM1的源端接电源VDD，漏端连至NMOS管NM1、NM2、NM3和NM4的漏端并连接所述反相器INV和所述缓冲器BUFF，栅端输入DDS时钟f_clk；

所述NMOS管NM1、NM2、NM3和NM4的源端分别与NMOS管NM5、NM6、NM7和NM8的漏端相连，栅端分别输入DDS的四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)；

所述NMOS管NM5、NM6、NM7和NM8的源端均与地GND相连，栅端分别输入DDS时钟四分频f_clk/4。

可选的，所述四路交织信号Adata(1)、Adata(2)、Adata(3)、Adata(4)的相位相同，数据率为f_clk/4。

可选的，所述NMOS管NM5栅端输入DDS时钟四分频f_clk/4的相位为0，所述NMOS管NM6栅端输入DDS时钟四分频f_clk/4的相位为π/2，所述NMOS管NM7栅端输入DDS时钟四分频f_clk/4的相位为π，所述NMOS管NM8栅端输入DDS时钟四分频f_clk/4的相位为3π/2。

可选的，0相位时钟上升沿与所述PMOS管PM1栅端输入DDS时钟f_clk的上升沿相位一致。

可选的，所述反相器INV输出Adata(p)信号，所述缓冲器BUFF输出Adata(n)信号；

所述Adata(p)信号和所述Adata(n)信号均为差分信号，输送至后级DAC进行开关编码。