[发明专利]一种CPU和芯片连接的控制方法、系统及存储介质

权利要求书

1.一种CPU和芯片连接的控制方法，其特征在于，所述CPU和芯片连接的控制方法包括：

将CPU的数据线和地址线全部接入CPLD中，芯片的数据线和地址线全部接入CPLD中；

CPU设置片选位宽，并通过寄存器告知CPLD，CPLD根据片选位宽，将CPU数据线和芯片数据线进行连接；

CPU给CPLD所在的片选分配基地址，CPLD探测CPU的大小端模式，CPLD根据CPU的大小端模式，调整数据线和地址线对芯片的连接顺序；

确认芯片与CPU是否字节序一致，CPU将字节序释放一致的结果告知CPLD。

2.根据权利要求1所述的CPU和芯片连接的控制装置，其特征在于，所述将CPU的数据线和地址线全部接入CPLD中，芯片的数据线和地址线全部接入CPLD中，具体包括：

CPU的数据线LA0～LA31和地址线LD0～LD31全部接入CPLD中，芯片的数据线D0～D15和地址线A0～A26全部接入CPLD中。

3.根据权利要求2所述的CPU和芯片连接的控制装置，其特征在于，所述CPU设置片选位宽，并通过寄存器告知CPLD，CPLD根据片选位宽，将CPU数据线和芯片数据线进行连接，具体包括：

CPU设置片选位宽16位，并通过寄存器告知CPLD；

CPLD根据片选位宽，默认将CPU数据线LD0接芯片数据线D0，CPU地址线LA0不接到芯片，LA1接芯片A0。

4.根据权利要求3所述的CPU和芯片连接的控制装置，其特征在于，所述CPU给CPLD所在的片选分配基地址，CPLD探测CPU的大小端模式，CPLD根据CPU的大小端模式，调整数据线和地址线对芯片的连接顺序，具体包括：

CPU给CPLD所在的片选分配基地址为cpld_base_adrs；

CPLD探测CPU的大小端模式；

CPLD根据CPU的大小端模式，调整数据线和地址线对芯片的连接顺序。

5.根据权利要求4所述的CPU和芯片连接的控制装置，其特征在于，所述CPLD探测CPU的大小端模式，具体包括：

CPU读cpld_base_adrs+1的地址，CPU提供给CPLD的地址线只有一根是1，其它都是0；

如果LA30＝1，则CPU为大端CPU，否则为小端CPU。

6.根据权利要求5所述的CPU和芯片连接的控制装置，其特征在于，所述CPLD根据CPU的大小端模式，调整数据线和地址线对芯片的连接顺序，具体包括：

如果是小端模式，则不做调整；

如果是大端模式，则CPU的数据线调换顺序LD15～LD0接芯片的D0～D15，地址线调整为LA30～LA4接芯片的A0～A26。

7.根据权利要求6所述的CPU和芯片连接的控制装置，其特征在于，所述确认芯片与CPU是否字节序一致，CPU将字节序释放一致的结果告知CPLD，具体包括：

CPU读地址cpld_base_adrs+2的两个字节到A，读地址cpld_base_adrs+1的2个字节到B；

如果A＝B，则CPU与芯片字节序相同，否则字节序相反；

如果芯片与CPU字节序一致，则CPLD不需要调整数据线和地址线的连接关系；

如果芯片与CPU字节序不一致，则将CPU的数据线调换顺序LD15～LD0接芯片的D0～D15，地址线调整为LA30～LA4接芯片的A0～A26。

8.根据权利要求7所述的CPU和芯片连接的控制装置，其特征在于，所述确认芯片与CPU是否字节序一致，之后包括

如果CPU与芯片大小端顺序一致，16位地址最低位信号不发送给芯片，0和1地址访问的均为芯片的0地址；

如果CPU与芯片大小端顺序相反，则0地址访问芯片的0地址，1则访问芯片的0x8000-0000的偏移地址。