[发明专利]芯片模块接口时钟结构的构建方法、装置、设备及介质

说明书

本发明提供了一种芯片模块接口时钟结构的构建方法、装置、设备及介质，其中该构建方法包括：对芯片中目标模块的所有接口进行分类，并根据分类结果构建所述目标模块接口的树状结构；提取所述所有接口的接口寄存器；根据所述树状结构和提取到的接口寄存器，构建所述目标模块的接口寄存器时钟子树；其中，所述接口寄存器时钟子树包含多级节点。本发明能使得在对芯片进行静态时序分析发现模块之间有时序违反时，通过调节接口寄存器时钟子树各级节点的时钟延时，即可快速高效的修复因时钟偏差引起的时序违反，提高模块接口的时序修复效率。

技术领域

本发明涉及集成电路技术领域，特别涉及一种芯片模块接口时钟结构的构建方法、装置、设备及介质。

背景技术

随着集成电路工艺尺寸不断变小，系统设计的复杂程度不断增大(特别是智能便携式设备日新月异的发展)要求芯片具有更强的功能、更高的性能和更低的功耗。芯片的集成度也随之越来越高，复杂芯片在物理设计时必须按模块化的方式才能实现。在模块化的芯片设计中，需要先完成子模块的物理设计，然后在顶层进行模块集成，模块接口之间的时序需在全芯片环境进行分析和修复。传统的模块化设计流程中，模块的接口寄存器没有进行分组的特殊处理，物理设计中各接口寄存器会随机的挂在时钟子树上(如图1所示，其中，图1中三角形表示缓冲器，与缓冲器连接的矩形表示接口寄存器)，接口时序的修复主要依靠优化数据路径，因此接口时序的修复通常都需要反复迭代，耗费较长的时间。然而物理设计做为芯片设计最后一个环节，不仅需要实现预期的性能、功耗和面积目标，还必须在特定的时间节点将芯片流出去，在与时间赛跑的过程中，加快时序收敛，减少时序修复的迭代就变得十分重要。

目前复杂芯片在物理实现过程中通常会切分成多个子模块，并单独进行物理设计，最后在顶层将所有的子模块集成到一起。一般而言，模块内部的时序借助强大的电子设计自动化(EDA，Electronics Design Automation)工具可以得到较好的优化，但模块接口的时序需要到全芯片的环境进行分析和修复。由于在模块物理设计过程中接口的约束通常不太准确，时序优化的力度也会低于模块内部。故在全芯片进行静态时序分析后通常会看到大量的模块接口之间的时序违反。传统的模块接口时序修复首先会简单的通过调节模块的时钟延时来平衡模块之间的时钟。然后就主要通过优化数据路径来修复时序(如通过改变数据路径上单元尺寸或者换高层厚金属等来修复建立时间(setup)时序违反；通过插入延时缓冲单元来修复保持时间(hold)时序违反)，往往需要多轮迭代，消耗大量的精力和时间。其中hold的修复还会插入大量的缓冲单元，增加芯片的功耗。特别是当模块之间全局时钟虽然平衡了，但局部时钟之间存在较大偏差时，只通过优化数据路径是不够的，还需要通过调节时钟的延迟进行修复。

发明内容

本发明提供了一种芯片模块接口时钟结构的构建方法、装置、设备及介质，其目的是为了解决模块接口的时序修复效率低下的问题。

为了达到上述目的，本发明的实施例提供了一种芯片模块接口时钟结构的构建方法，包括：

对芯片中目标模块的所有接口进行分类，并根据分类结果构建所述目标模块接口的树状结构；

提取所述所有接口的接口寄存器；

根据所述树状结构和提取到的接口寄存器，构建所述目标模块的接口寄存器时钟子树；其中，所述接口寄存器时钟子树包含多级节点。

其中，所述根据所述树状结构和提取到的接口寄存器，构建所述目标模块的接口寄存器时钟子树的步骤，包括：

构建与所述树状结构对应的时钟子树；其中，所述时钟子树中上下两级节点之间设有缓冲器；

根据所述树状结构中各接口的位置，将各接口的接口寄存器挂于所述时钟子树中对应的节点上，得到所述目标模块的接口寄存器时钟子树。

其中，所述接口寄存器时钟子树包含三级节点。

其中，所述构建方法还包括：