[发明专利]加速器设备、介质和用于确定约束优化问题的解的方法在审
申请号: | 201911305603.1 | 申请日: | 2019-12-18 |
公开(公告)号: | CN111340228A | 公开(公告)日: | 2020-06-26 |
发明(设计)人: | S·库玛;T·V·瓦伦伯格;J·P·斯特罗恩 | 申请(专利权)人: | 慧与发展有限责任合伙企业 |
主分类号: | G06N10/00 | 分类号: | G06N10/00;G06N3/063 |
代理公司: | 北京市汉坤律师事务所 11602 | 代理人: | 魏小薇;吴丽丽 |
地址: | 美国德*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 加速器 设备 介质 用于 确定 约束 优化 问题 方法 | ||
1.一种加速器设备,包括:
第一忆阻器交叉开关阵列,所述第一忆阻器交叉开关阵列具有多个非易失性存储器元件,每个非易失性存储器元件包括两端存储器元件,用于生成约束优化问题的编码矩阵表示的解;
滤波单元,所述滤波单元用于接收并过滤从所述多个非易失性存储器元件生成的所述解;以及
编程单元,所述编程单元包括专用硬件,用于在每次对所述第一忆阻器交叉开关阵列进行重新编程时,以迭代的方式将与所述约束优化问题相关联的多个编码矩阵表示中的一个编码矩阵表示写入所述多个非易失性存储器元件中,所述多个编码矩阵表示被排序成收敛地增大到所述约束优化问题的编码矩阵表示。
2.如权利要求1所述的加速器设备,其中,所述多个编码矩阵表示各自是与所述约束优化问题相关联的唯一Hopfield网络哈密顿函数。
3.如权利要求2所述的加速器设备,其中,所述多个编码矩阵表示包括与所述约束优化问题相关联的Hopfield网络哈密顿函数、以及各自是与所述约束优化问题相关联的所述Hopfield网络哈密顿函数的小部分的多个Hopfield网络哈密顿函数。
4.如权利要求1所述的加速器设备,其中,所述多个非易失性存储器元件包括非线性电阻器、相变存储器以及自旋扭矩转换随机存取存储器中的至少一个。
5.如权利要求1所述的加速器设备,其中,所述多个编码矩阵表示中的初始编码矩阵表示与具有单个局部最小值的能量函数相关联。
6.如权利要求1所述的加速器设备,进一步包括解存储器,用于存储由所述滤波单元生成的已过滤的解。
7.如权利要求6所述的加速器设备,进一步包括比较器,所述比较器用于将存储在所述解存储器中的所述已过滤的解与先前从所述滤波单元过滤的解进行比较。
8.如权利要求1所述的加速器设备,进一步包括:
解存储器;以及
第二忆阻器交叉开关阵列,所述第二忆阻器交叉开关阵列耦接到所述滤波单元和所述解存储器。
9.如权利要求8所述的加速器设备,进一步包括加权放大器,所述加权放大器耦接到所述第一忆阻器交叉开关阵列和第二忆阻器交叉开关阵列,所述加权放大器用于生成从所述第一忆阻器交叉开关阵列和所述第二忆阻器交叉开关阵列接收的解的加权和。
10.如权利要求9所述的加速器设备,进一步包括解存储器和传输线,所述解存储器用于存储由所述滤波单元生成的解,所述传输线耦接到所述第二忆阻器交叉开关阵列,其中,所述传输线用于将由所述滤波单元生成的解发送到所述第二忆阻器交叉开关阵列。
11.如权利要求1所述的加速器设备,其中,所述编程单元包括数模转换器DAC和模数转换器ADC,所述数模转换器DAC用于将多个编码矩阵表示的数字表示转换成模拟信号,所述模数转换器ADC用于将所述约束优化问题的解的模拟表示转换成数字信号。
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