[发明专利]一种阻变存储器单元及阵列结构

说明书

本发明公开了一种阻变存储器单元结构，包括：相连的第一晶体管和第一阻变单元，相连的第二晶体管和第二阻变单元，第一晶体管与第二晶体管相并联；第一晶体管的第一栅极连接第一字线，第一源极连接第一源线，第一漏极通过第一阻变单元连接第一位线；第二晶体管的第二栅极连接第二字线，第二源极连接第二源线，第二漏极通过第二阻变单元连接第二位线。本发明的阻变存储器单元结构为由两个1T1R单元并联组成的高密度2T2R存储单元，可在同等单元和阵列面积的基础上将存储容量提升一倍，并能实现一位或两位数据操作，具有非常高的操作灵活性，在人工智能、存算一体以及类脑芯片等领域具有非常重要的应用价值。

技术领域

本发明涉及存储器技术领域，特别是涉及一种新型的阻变存储器单元及高密度阻变存储器阵列结构。

背景技术

阻变存储器(RRAM)是一种新型的非易失性存储器，其同时具有高速、低功耗、非易失性、高集成度以及与CMOS工艺兼容等优势，近年来已成为新型存储器领域的研究热点之一，甚至已经出现商业产品。

阻变存储器的阵列架构和单元结构一直是RRAM技术研究的核心问题之一，也是能否推动RRAM实现产业化应用亟需突破的关键技术。

目前，主流的RRAM阵列架构通常是基于1T1R的单元结构，其典型示意图如图1所示，即由一个晶体管(T)和一个阻变单元(R)串联形成一个1T1R的RRAM单元，由多个1T1R单元重复排列构成RRAM阵列。其中，RRAM阵列中每行所有晶体管的栅极连接字线(Word Line，WL)WL_i，WL_i+1或WL_i+2，用于控制存储单元的选通；每列所有阻变单元的引出端连接位线(BitLine，BL)BL_i，BL_i+1或BL_i+2，每列所有晶体管的源极连接源线(Source Line，SL)SL_i，SL_i+1或SL_i+2，共同实现RRAM阵列中选通单元的启动(Set)/复位(Reset)以及数据读写等操作。

高密度一直是存储器应用的重要性能指标之一，而RRAM存储器的存储密度由存储阵列中1T1R单元的面积直接决定。图2所示是目前常见的1T1R单元的工艺截面示意图，晶体管(T)通常是平面MOS晶体管，可由CMOS前道工艺制备；然后，可通过后道金属互连集成阻变叠层结构(RRAM stack)，由此形成1T1R单元结构。1T1R单元结构中，MOS晶体管源极(Source)连接源线SL，再进一步连接例如图1中阵列的源线SL_i，SL_i+1或SL_i+2，漏极(Drain)通过阻变单元(阻变叠层结构)连接位线BL，再进一步连接阵列的位线BL_i，BL_i+1或BL_i+2，栅极(Gate)连接字线WL，再进一步连接阵列的字线WL_i，WL_i+1或WL _i+2。

可以看出，上述平面MOS晶体管的面积直接决定了1T1R的单元面积，从而也对RRAM阵列的存储密度构成直接影响。因此，要提高RRAM阵列的存储密度，必须要优化存储单元结构，并改进阵列实现方式，才可提高阻变存储器阵列的存储密度。这也是目前RRAM技术应用备受关注的重点探索方向。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种阻变存储器单元及阵列结构，利用传统的1T1R单元面积实现2T2R结构的RRAM存储单元，并以此为基础构建RRAM存储阵列，实现阻变存储器阵列密度的显著提升。

为实现上述目的，本发明的技术方案如下：

一种阻变存储器单元结构，包括：