[发明专利]上电复位电路

权利要求书

1.一种上电复位电路，其特征在于，包括：

电压检测电路，用于检测电源电压，包括第一输出端和第二输出端、并联连接在地与电源电压之间的第一支路和第二支路，其中

第一支路包括串联的第一分压电阻和第一可调电阻，第二支路包括串联的第二分压电阻和第二可调电阻，第一分压电阻和第二分压电阻的电阻值相同，第一可调电阻和第二可调电阻的电阻值相同，

第一支路的第一分压电阻并联有相互串联的第一晶体管及第三电阻以形成第一并联电路，所述第一并联电路一端接地，另一端连接到所述电压检测电路的第一输出端，

第二支路的第二分压电阻并联有第二晶体管以形成第二并联电路，所述第二并联电路一端接地，另一端连接到所述电压检测电路的第二输出端；

比较器，同相输入端连接到所述电压检测电路的第一输出端，反相输入端连接到所述电压检测电路的第二输出端，用于输出上电复位信号；

所述上电复位电路还包括施密特触发器和缓冲电路，所述缓冲电路包括一个或多个缓冲器，所述比较器的输出端连接到所述施密特触发器的输入端，所述施密特触发器的输出端连接到所述缓冲电路，所述缓冲电路用于输出上电复位信号，所述第一可调电阻包括多个串联电阻，所述第二可调电阻包括多个串联电阻，第一可调电阻的其中一个串联电阻的两端及第二可调电阻的其中一个串联电阻的两端并联有开关，所述缓冲电路还用于将上电复位信号输出至所述开关以控制所述串联电阻接入电路或短路。

2.如权利要求1所述的上电复位电路，第一晶体管的面积是第二晶体管的n倍，n为大于等于2的整数。

3.如权利要求2所述的上电复位电路，所述第一晶体管为第一PMOS管，第一PMOS管的漏极连接到第三电阻的一端，源极和栅极接地，第三电阻的另一端连接到电压检测电路的第一输出端；所述第二晶体管为第二PMOS管，第二PMOS管的漏极连接到电压检测电路的第二输出端，源极和栅极接地。

4.如权利要求2所述的上电复位电路，所述第一晶体管为第一NMOS管，第一NMOS管的源极和栅极连接到第三电阻的一端，漏极接地，第三电阻的另一端连接到电压检测电路的第一输出端；所述第二晶体管为第二NMOS管，第二NMOS管的源极和栅极连接到电压检测电路的第二输出端，漏极接地。

5.如权利要求2所述的上电复位电路，所述第一晶体管为第一PNP三极管，第一PNP三极管的发射极连接到第三电阻的一端，集电极和基极接地，第三电阻的另一端连接到电压检测电路的第一输出端；所述第二晶体管为第二PNP三极管，第二PNP三极管的发射极连接到电压检测电路的第二输出端，集电极和基极接地。

6.如权利要求2所述的上电复位电路，所述第一晶体管为第一NPN三极管，第一NPN三极管的集电极和基极连接到第三电阻的一端，发射极接地，第三电阻的另一端连接到电压检测电路的第一输出端；所述第二晶体管为第二NPN三极管，第二NPN三极管的集电极和基极连接到电压检测电路的第二输出端，发射极接地。

7.如权利要求2所述的上电复位电路，所述上电复位电路的触发电压被适配为：

其中，V₁为第一晶体管的门限电压，V₂为第二晶体管的门限电压，R₃、R₁、R_ad分别为第三电阻、第一分压电阻、第一可调电阻的电阻值。

8.如权利要求1所述的上电复位电路，还包括与缓冲电路的输出端相连接的脉冲产生电路，用于产生一定宽度的脉冲信号作为上电复位信号。

9.一种系统级芯片，包括如权利要求1-8中任一项所述的上电复位电路。