[发明专利]自适应可缩放纹理压缩插值的电路、方法以及存储介质

权利要求书

1.一种二进制逻辑电路，所述二进制逻辑电路用于使用加权索引i在两个端点值E₀和E₁之间执行插值计算，以生成插值结果P，所述值E₀和E₁分别由自适应可缩放纹理压缩(ASTC)低动态范围(LDR)颜色端点值C₀和C₁形成，所述电路包括：

插值单元，其被配置为使用所述加权索引i在所述颜色端点值C₀和C₁之间进行插值，以生成第一中间插值结果C₂；以及

组合逻辑电路，其被配置为接收所述第一中间插值结果C₂，并且当所述插值结果P与sRGB颜色空间不兼容时，根据等式当所述插值结果P与sRGB颜色空间兼容时，根据等式来执行一个或多个逻辑处理操作，以计算所述插值结果P。

2.如权利要求1所述的二进制逻辑电路，其中根据等式来指定使用所述加权索引i在所述两个端点值E₀和E₁之间的所述插值计算，其中p等于所述插值结果P。

3.如权利要求1或2所述的二进制逻辑电路，其中所述插值单元包括插值器，所述插值器被配置为使用所述加权索引i在所述颜色端点值C₀和C₁之间执行所述插值，以对于i的非异常值，根据等式C₂＝C₀·(64-i)+C₁·i生成所述第一中间插值结果C₂。

4.如权利要求3所述的二进制逻辑电路，其中所述插值单元还包括异常处理电路，其被配置为生成对于i的异常值的所述第一中间插值结果C₂。

5.如权利要求4所述的二进制逻辑电路，其中所述异常处理电路被配置为对于i的异常值，根据等式C₂＝C₁·i来生成所述第一中间插值结果C₂。

6.如权利要求3所述的二进制逻辑电路，其中所述加权索引包括7位，并且所述插值器被配置为使用所述加权索引的6个最低有效位在所述颜色端点值C₀和C₁之间执行插值。

7.如权利要求1或2所述的二进制逻辑电路，其中所述组合逻辑电路包括：

格式化电路，其被配置为根据所述插值结果P是否与sRGB颜色空间兼容，从所述一组值C₀、C₁和C₂生成第二中间插值结果；

第一逻辑单元，其被配置为将所述第二中间插值结果左移等于每个所述颜色端点值C₀和C₁的位数的位数，并向所述移位结果加上一个常数以生成第三中间插值结果；以及

第二逻辑单元，其被配置为如果所述插值结果P与sRGB颜色空间不兼容，则将所述第二中间插值结果与所述第三中间插值结果相加。

8.如权利要求7所述的二进制逻辑电路，其中所述组合逻辑电路还包括右移位器，所述右移位器被配置为将所述第二逻辑单元的所述输出右移指定的位数，以生成所述插值结果P。

9.如权利要求8所述的二进制逻辑电路，其中所述指定位数等于6。

10.如权利要求7所述的二进制逻辑电路，其中所述第一逻辑单元被配置为将所述第二中间插值结果左移8位，并且加上数值常数32以生成所述第三中间插值结果。