[发明专利]一种包含动态电源噪声的jitter仿真分析方法

说明书

一种包含动态电源噪声的jitter仿真分析方法，包括以下步骤：1）基于时序路径搭建电路网表，将每个电路单元的VDD与VSS连接到直流电压源；2）在时序电路的起始点，根据用户指定的频率创建时钟信号；3）获取各个单元电路的VDD上的下降量和VSS上的上升量；4）创建用户给定的频率的正弦或余弦波形的电压源，替代连接到VDD和VSS的直流电压源；5）运行SPICE仿真，获取由给定的VDD的下降量及VSS的上升量造成的相邻周期的时钟信号jitter的最坏情形，并以此作为参考为时序分析设置余量。本发明的包含动态电源噪声的jitter仿真分析方法，准确地反映出电源噪声引起的jitter的最坏情形，为工程师做时序分析时设置余量提供有效的参考。

技术领域

本发明涉及集成电路设计技术领域，特别是涉及一种jitter仿真分析方法。

背景技术

随着集成电路数字设计领域的时钟频率日益提高，jitter（抖动）越来越受到人们的重视。在高速系统中，时钟信号的jitter直接减小了逻辑数字系统的建立保持时间的余量，严重的影响逻辑运作和设计性能。Jitter的定义为，信号的某特定时刻相对于其理想时间位置上的短期偏离。造成jitter的原因很多，其中很重要的一个因素是电源网络的动态压降（dynamic IR drop），在工程师通过SPICE（仿真电路模拟器）仿真的方式进行时序的分析及sign-off时，如何将动态压降考虑在内是一个难点。

动态压降是指集成电路中电源和地网络上电压下降或升高的一种现象，根本原因为电路中各个单元翻转时的动态电流经过电源和地网络上的寄生电阻所产生的电压降。动态压降导致了电路中单元模块的有效电压的瞬态降低，进而加剧时钟信号传递过程中的jitter现象。业界已有一些EDA工具可对芯片的电源和地网络进行分析，得到电路中各个单元的动态压降值，但这些压降的数据只能反映单元电路在设定的工作模式和时间以内有效电压的最坏情形，不能直接用于jitter效应的仿真分析。

时序分析中的jitter描述是时钟树的信号，而动态压降分析的对象是电源网络上噪声，两者有一定的因果关系，但在具体分析时又不能用常规方法直接对应起来。具体来讲，jitter仿真分析时，时钟信号传递过程中的delay（延迟）与transition（过渡时间）受翻转时刻的有效电压及电源噪声的影响，但这类电源噪声实际上又是由时钟信号经过单元电路时的翻转（或相邻单元的翻转）造成的。因此动态压降分析的结果，不论是IR drop的值还是电源网络上的波形曲线，在对时序路径进行SPICE仿真时都不能和时钟信号沿直接对应起来。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种包含动态电源噪声的jitter仿真分析方法，将已有的动态压降数据转化为能用于jitter仿真的电源噪声，准确地反映出电源噪声引起的jitter的最坏情形，为工程师做时序分析时设置余量提供有效的参考。

为实现上述目的，本发明至少一个实施例提供一种包含动态电源噪声的jitter仿真分析方法，包括以下步骤：

包含动态电源噪声的jitter仿真分析方法，包括以下步骤：

1）基于时序路径搭建电路网表，将每个电路单元的VDD与VSS连接到直流电压源；

2）在时序电路的起始点，根据用户指定的频率创建时钟信号；

3）获取各个单元电路的VDD上的drop和VSS上的bounce；

4）创建用户给定的频率的正弦或余弦波形的电压源，替代连接到VDD和VSS的直流电压源；

5）运行SPICE仿真，获取由给定的VDD的drop及VSS的bounce造成的相邻周期的时钟信号jitter的最坏情形，并以此作为参考为时序分析设置余量。

进一步地，步骤1）所述将每个电路单元的VDD与VSS连接到直流电压源，是将各个电路单元采用独立的直流电压源分别接到VDD与VSS。