[发明专利]一种高频DRAM的上升沿触发脉冲生成器及方法有效
申请号: | 201911320674.9 | 申请日: | 2019-12-19 |
公开(公告)号: | CN111010148B | 公开(公告)日: | 2023-08-18 |
发明(设计)人: | 马军亮 | 申请(专利权)人: | 西安紫光国芯半导体有限公司 |
主分类号: | H03K3/64 | 分类号: | H03K3/64 |
代理公司: | 西安佩腾特知识产权代理事务所(普通合伙) 61226 | 代理人: | 张倩 |
地址: | 710075 陕西省*** | 国省代码: | 陕西;61 |
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摘要: | |||
搜索关键词: | 一种 高频 dram 上升 触发 脉冲 生成器 方法 | ||
本发明提出一种高频DRAM的上升沿触发脉冲生成方法及电路,相邻的相差90度相位的次级时钟的上升沿触发形成脉冲信号进行数据传输。所述电路,包括四个并列的脉冲生成模块:脉冲生成模块:将两个相差90度相位的次级时钟信号的上升沿触发形成脉冲信号。本发明的好处是采用四相位的分频时钟来分别通过上升沿触发的脉冲来产生数据,从而避免时钟占空比对DRAM数据眼的影响,达到提升DRAM数据眼的质量。
技术领域
本发明涉及DRAM的设计,具体为一种高频DRAM的上升沿触发脉冲生成器及方法。
背景技术
数据眼(Data Eye)是衡量DRAM(Dynamic Random Access Memory)质量的一个关键性参数。随着DRAM的工作频率不断提升,数据眼越来越小,对数据眼的质量要求就越来越高。
现有技术,DRAM的数据是由内部时钟经过时钟树传到每一个DQ(DRAM芯片中数据输入输出的相关引脚,具体在JEDEC标准中有定义,JEDEC:Joint Electron DeviceEngineering Council,电子器件工程联合委员会)后将数据放出,时钟的质量直接决定了数据眼的质量。如图1现有技术中DDR DRAM时钟与数据的时序图所示,随着时钟(clock)数据通过DQ进行传输,数据传输是在每个时钟周期的上升沿和下降沿传输的,例如在第一个时钟周期T1,它的上升沿和下降沿分别传输数据0和数据1;在第二个时钟周期T2,它的上升沿和下降沿分别传输数据2和数据3,依次进行直至8个数据(数据0至数据7)分别在四个周期的上升沿和下降沿传输完成。
但是,在实际由于时钟在传输过程中占空比往往比会有损失,占空比变化,时钟上升沿或下降提前或延迟到来。这样可能会导致某些数据传输变差,例如第一个时钟的下降沿延迟出现,导致数据1的传输会变得很差(图中并未示意),这样最终的影响是对数据的数据眼造成很大的影响。造成DRAM的数据传输出现错误。
发明内容
针对现有技术中存在的问题,本发明提供一种高频DRAM的上升沿触发脉冲生成器及方法,结构简单,设计合理,能够解决时钟的占空比对Data Eye的影响,提高DRAM数据的Data Eye质量。
本发明是通过以下技术方案来实现:
根据本发明的第一方面:
一种高频DRAM的上升沿触发脉冲生成方法,相邻的相差90度相位的次级时钟的上升沿触发形成脉冲信号进行数据传输。
优选的,所述相邻的相差90度相位的次级时,钟即第一相位的次级时钟、第二相位的次级时钟、第三相位的次级时钟第四相位的次级时钟形成脉冲信号:
第一相位的次级时钟和第二相位的次级时钟产生第一脉冲信号;
第二相位的次级时钟和第三相位的次级时钟产生第二脉冲信号;
第三相位的次级时钟和第四相位的次级时钟产生第三脉冲信号;
第四相位的次级时钟和第一相位的次级时钟产生第四脉冲信号;
通过上述脉冲信号进行数据传输。
优选的,所述次级时钟由主时钟二分频产生。
根据本发明的第二方面:
一种高频DRAM的上升沿触发脉冲生成电路,
包括四个并列的脉冲生成模块:
脉冲生成模块:将两个相差90度相位的次级时钟信号的上升沿触发形成脉冲信号。
优选的,
所述脉冲生成模块包括触发器控制模块和触发器模块:
触发器控制模块:通过两个相差90度相位的次级时钟信号输入生成触发器的置位和复位信号;
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