[发明专利]寄存器复位系统及芯片

说明书

本发明实施例提供一种寄存器复位系统及芯片，该系统包括：复位单元和N个依次连接的寄存器，复位单元分别与每个寄存器连接，N个依次连接的寄存器为不带复位或置位管脚的寄存器；复位单元用于，分别向每个寄存器发送时钟信号，以及向N个寄存器中的第一个寄存器发送复位信号；第一个寄存器用于，根据复位单元发送的复位信号和时钟信号进行复位，并向第二个寄存器发送复位信号；第i个寄存器用于，根据第i‑1个寄存器发送的复位信号和时钟信号进行复位，并向第i+1个寄存器发送复位信号，1＜i≤N。用于节省寄存器复位系统中的导线资源，减小芯片的设计面积，降低芯片的设计成本和功耗，提高处理芯片的性能。

技术领域

本发明实施例涉及寄存器领域，尤其涉及一种寄存器复位系统及芯片。

背景技术

处理芯片(例如，CPU，ARM微处理器)通常设置有多个寄存器，寄存器可以在输入时钟的驱动下暂存指令、数据和地址。

目前，寄存器通常需要复位，使得寄存器可以复位的复位系统如图1所示，复位系统中的寄存器全部为带有复位或置位管脚的寄存器，处理芯片中的复位机分别与每个寄存器的复位管脚/置位管脚连接，并向每个寄存器发送复位信号，以使每个寄存器复位。在实际应用中，由于处理芯片的寄存器很多，因此，复位机与多个寄存器之间的连接线较多，从而导致处理芯片设计面积较大，进而导致处理芯片设计成本较高。

发明内容

本发明实施例提供一种寄存器复位系统及芯片，用于节省寄存器复位系统中的导线资源，减小芯片的设计面积，降低芯片的设计成本和功耗，提高处理芯片的性能。

第一方面，本发明实施例提供一种寄存器复位系统，包括：复位单元和N个依次连接的寄存器，复位单元分别与每个寄存器连接，N为正整数，N个依次连接的寄存器为不带复位或置位管脚的寄存器；其中，

复位单元用于，分别向每个寄存器发送时钟信号，以及向N个寄存器中的第一个寄存器发送复位信号；

第一个寄存器用于，根据复位单元发送的复位信号和时钟信号进行复位，并向第二个寄存器发送复位信号；

第i个寄存器用于，根据第i-1个寄存器发送的复位信号和时钟信号进行复位，并向第i+1个寄存器发送复位信号，i为整数，1＜i≤N。

在一种可能的设计中，复位单元包括：复位状态机、时钟信号产生单元、复位信号产生单元，其中，

复位状态机分别与时钟信号产生单元和复位信号产生单元连接；

时钟信号产生单元分别与N个寄存器连接；

复位信号产生单元分别与第一个寄存器和第N个寄存器连接；

复位状态机用于，向时钟信号产生单元发送切换信号，以使时钟信号产生单元根据切换信号开启、或者关断向N个寄存器发送的时钟信号；

复位状态机还用于，向复位信号产生单元发送复位控制信号，以使复位信号产生单元根据复位控制信号产生复位信号。

在另一种可能的设计中，时钟信号产生单元包括：时钟控制器和门控单元，其中，

时钟控制器分别与复位状态机和门控单元连接；

门控单元分别与N个寄存器连接；

时钟控制器用于，根据切换信号生成时钟源信号；

门控单元用于，对时钟源信号进行处理，生成时钟信号。

在另一种可能的设计中，复位信号产生单元包括：选择器、复位控制单元、测试单元，其中，

复位状态机分别与选择器和复位控制单元连接；

测试单元分别与选择器、复位控制单元、第一个寄存器和第N个寄存器连接；