[发明专利]一种可配置矩阵乘法的加速器

权利要求书

1.一种可配置矩阵乘法的加速器，适应于拓展指令，与处理器通过专用的指令处理接口耦合连接，其特征在于，该加速器包括：

拓展指令译码器，将专用的指令处理接口的功能码和操作码信息进行译码配对，如匹配成功则加速器执行运算，反之，则不执行运算；

拓展指令配置寄存器，将专用的指令处理接口的源寄存器的数据进行存储；

矩阵乘法运算单元，根据拓展指令配置寄存器的信息执行不同规模的矩阵乘法运算；

所述加速器能够访问内存，所述矩阵乘法运算单元包括有限状态机，地址生成器、组合逻辑运算单元和乘累加器；

所述有限状态机由所述拓展指令译码器的使能信号启动，根据所述拓展指令配置寄存器的配置信息，依次执行乘累加运算；

开始运算后，所述地址生成器根据当前运算的数据所在的位置，自动生成下一次运算数据的地址；所述有限状态机控制地址生成器输出矩阵A的数据地址、矩阵B的数据地址、结果矩阵地址三个地址中的一个，并且使用读/写控制信号加以配合；从内存中读到的数据，经过仲裁器的选择，分配到组合逻辑运算单元的两个输入端；组合逻辑运算单元的结果输入到乘累加器中并使能乘累加器，同时有限状态机判断当前是否计算完成矩阵的一行数据乘一列数据；

如果完成，所述地址生成器输出目标矩阵的地址并且使能写内存信号，将乘累加的结果写入内存中并清零乘累加器；如果未完成一行一列的计算，则继续读取矩阵的数据进行运算；运算完成后，输出一个完成信号表明计算已完成。

2.如权利要求1所述的可配置矩阵乘法的加速器，其特征在于，所述有限状态机包括空闲、读取A矩阵数据、读取B矩阵数据、累加计算结果和写回计算结果5个状态；

在空闲状态下，等待拓展指令译码器的使能信号，信号有效时，加速器开始运算，进入到读矩阵A数据状态；

在读取A矩阵数据，读写控制信号变成读使能，同时地址生成器输出矩阵A的数据地址，读取完成后进入读取矩阵B数据状态；

读取矩阵B数据完成后，进入累加计算结果状态，组合逻辑运算单元在一个时钟周期内输出结果；累加计算结果状态下，对乘累加器进行使能，累加计算结果；

在累加完成状态下，有限状态机判断是否完成矩阵运算的一行乘一列的运算，即是否得到输出矩阵的一个元素；若是，则进入写回数据状态，地址生成器中矩阵A的数据地址回到当前计算所在行的首地址，将矩阵A的其中一行跟矩阵B的所有列相乘结束后，在进行下一行矩阵元素的运算，若不是进入读取矩阵A数据状态；

在写回状态下，如果所有数据都运算完成并且成功写回，则进入空闲状态，并产生一个完成信号；反之，则进入读取矩阵A数据状态继续读取数据。