[发明专利]多片电路级联通信系统

说明书

本发明提供一种多片电路级联通信系统中，多片电路级联通信系统的多级子级芯片之间通过菊花链方式连接，每级子级芯片的级联通信接口包括兼容SPI接口的可配置菊花链电路结构，通过结合通用SPI通信接口和菊花链结构，在同样SPI通信接口管脚资源的情况下，可实现一颗主控芯片与多颗子级电路芯片级联通信，主控芯片可对每颗级联的子级电路芯片进行所有寄存器的写寄存器、读寄存器操作，对每颗级联的子级电路芯片进行不同地址的寄存器写、读操作，有选择性的旁路子级电路芯片等精准的点对点和点对多操作，实现了主控芯片对级联子级电路芯片的精准管理和控制，有效解决了现有的多片电路级联通信接口中级联方案功能单一、无法应用到复杂需求场合的问题。

技术领域

本发明涉及信号处理与通信技术领域，特别是涉及一种多片电路级联通信系统。

背景技术

随着科技的发展，面向应用市场的电子系统功能不断增加，系统上集成的集成电路数量也越来越多，甚至有的电子系统为实现复杂的多通道处理，同样的集成电路会集成若干颗。这将导致占用同样的信号管脚连线资源的需求成倍增加，从而对进行最终信号处理的处理器带来沉重的管脚资源负担。例如，一个电子系统要集成一颗ADC电路，基于SPI的通信接口最少需要4根(SCLK、CSN、SDI、SDO)管脚资源，如果现在系统功能扩展，需要集成同样的ADC电路10颗，则需要管脚资源为40根，管脚资源需求就增加了36根，这对一个电子系统管脚资源来说无疑将是一个非常沉重的负担，甚至可能因为要满足足够的管脚资源需求，而更改设计方案以采用更多管脚资源的处理器(DSP或者FPGA等)，这将带来设计方案更改风险以及成本增加的问题。

目前，为解决上述问题，业界多个厂家已推出支持菊花链模式的SPI接口来解决多片级联问题。例如美国ADI公司的AD7690产品，其SPI接口包括CNV、SCK、SDI和SDO四根信号，如图1所示，其推荐的级联解决方案是通过共享使能信号CNV和时钟信号SCK，以及前级输出SDO与后级输入SDI级联这样的方式，在驱动能力足够的情况下，无论多少片AD7690级联，对于后级的信号处理器，仅仅只提供三根信号接口，从而极大的节省了信号处理器的管脚资源。

但是上述方案以及其他类似级联解决方案，都只是通过接口信号(CNV、SCK、SDI和SDO)将单片集成电路中的输出数据以移位的方式顺序串行移位输出，即读数据；但当需要对单片集成电路中的多个寄存器进行写配置信息、读寄存器值以校验、以及级联时需要选择性旁路某片级联电路等复杂操作时，上述方案就无法满足了，即上述方案功能单一，无法应用到复杂场合。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种包含兼容SPI接口的可配置菊花链电路结构的多片电路级联通信系统，用于解决上述技术问题。

为实现上述目的及其他相关目的，本发明提供一种多片电路级联通信系统，其包括主控芯片和多级子级芯片，多级所述子级芯片及所述主控芯片级联，且多级所述子级芯片之间通过菊花链方式连接；

所述主控芯片输出的串行时钟和所有所述子级芯片的时钟输入端连接，所述主控芯片输出的片选信号和所有所述子级芯片的片选输入端连接，所述主控芯片输出的加载控制信号和所有所述子级芯片的加载控制输入端连接；

所述主控芯片的串行输出端与第一级所述子级芯片的串行输入端连接；除第一级所述子级芯片外，其它所述子级芯片的串行输入端都和前级所述子级芯片的串行输出端连接；最后一级所述子级芯片的串行输出端和所述主控芯片的串行输入端连接；

每级所述子级芯片的级联通信接口包括兼容SPI接口的可配置菊花链电路结构。

可选地，每级所述子级芯片的旁路输入端悬空，每级所述子级芯片的旁路输入端为下拉设计，悬空状态下为低电平。

可选地，所述兼容SPI接口的可配置菊花链电路结构包括：

通用SPI通信接口，分别与所述片选信号、串行时钟输入信号、串行输入信号及复位输入信号相连，在普通串行通信模式下接收串行数据输入；