[发明专利]一种基于FPGA的软硬件协同的加速方法

说明书

本发明提供一种基于FPGA的软硬件协同的加速方法。本发明首先通过数据量化方式对深度学习模型网络参数进行压缩，然后将经过量化得到的定点数据输入神经网络加速器进行处理，神经网络加速器括AXI4总线接口、卷积计算模块、数据缓存模块、数据处理模块；本发明利用软件部分对神经网络模型压缩，硬件部分为设计特定的硬件架构(神经网络加速器)，减少计算量并且利用高并行度来进行有效加速，同时减少内存访问次数来降低硬件能耗。本发明利用卷积计算时的运行信息和算法结构，减少了冗余无用的计算和参数数据的读取，并利用FPGA硬件平台对神经网络的inference进行加速，可以提高DCNN的实时性，实现了较高的计算性能，并且降低了能耗。

技术领域

本发明涉及人工智能技术领域，尤其是涉及一种基于FPGA的软硬件协同的加速方法

背景技术

神经网络是一种人工智能机器学习技术，尤其是深度卷积神经网络受到了广泛的关注，在语音识别、自然语言处理和智能图像处理，特别是图像识别领域，深度卷积神经网络取得了一些显著的成果。但是，常用的网络模型在计算量上均达到了10亿量级，同时参数量上达到了上百兆的量级，因此无论是卷积神经网络的训练还是识别，通常需要高性能的GPU、大容量的存储设备或者大功率的服务器集群为其提供计算和存储的支持。随着智能设备的普及，嵌入式设备对图像快速、准确识别的要求越来越高。对于资源紧张、功耗较为敏感的嵌入式设备来说，庞大的计算量和参数量使得神经网络为卷积神经网络的实现提出了较为严苛的要求。所以FPGA以其强大的并行能力、灵活的设计方法和较高的性能功耗比，成为了在嵌入式设备中实现对卷积神经网络进行硬件加速的最具吸引力的实现平台之一。本发明提出了一种模型压缩和硬件加速方法。

发明内容

针对现有技术中存在的问题，本发明提供一种基于FPGA的软硬件协同的加速方法，利用软件部分对神经网络模型压缩，硬件部分为设计特定的硬件架构(神经网络加速器)，减少计算量并且利用高并行度来进行有效加速，同时减少内存访问次数来降低硬件能耗。

一种基于FPGA的软硬件协同的加速方法，具体步骤如下：

步骤(1).通过数据量化方式对深度学习模型网络参数进行压缩。

首先分析网络参数的取值范围，确定定点数据所需的位宽数据。

记录原浮点数据，选择不同精度进行计算获得不同精度对应的量化数据，将获得的量化数据与原浮点数据进行比较，统计量化数据与原浮点数据间的误差，选择误差最小的量化数据采用的精度作为备选精度，具体公式如下：

2^w-p-1＞max(|D_max|×2^p,|D_min|×2^p) (1)

式中，p为量化精度；w为量化位宽；D表示量化前的浮点数据。

采用获得的备选精度和位宽数据，将备选精度对应的量化数据代替原浮点数据，通过测试选取相比于原网络精度下降较小的一组量化数据作为硬件所采用的定点数据，最后将获得的定点数据储存在片外储存器内，完成深度学习模型网络参数的压缩。

步骤(2).设计神经网络加速器；

神经网络加速器包括AXI4总线接口、卷积计算模块、数据缓存模块、数据处理模块。

AXI4总线接口，是基于AXI总线协议的面向地址映射的高性能总线接口，是通用的总线接口，加速器通过AXI4总线接口可以挂载到任意使用AXI4协议的总线设备上工作；根据AXI总线协议，加速器和FPGA的PS(processing system)采用的是vaild和ready握手信号原则，保证数据和命令传输的正确性。

数据缓存模块包括待计算数据缓存区、卷积结果缓存区、输出结果缓存区；所述的卷积结果缓存区采用的是双BRAM缓存结构，所述的输出结果缓存区采用先入先出队列(FIFO)的执行方法；