[发明专利]一种RHPD-12T抗辐照SRAM存储单元电路

权利要求书

1.一种RHPD-12T抗辐照SRAM存储单元电路，其特征在于，所述电路包括十个NMOS晶体管和两个PMOS晶体管，十个NMOS晶体管依次记为N1～N10，两个PMOS晶体管依次记为P1～P2，其中：

内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；

外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；

外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；

外围存储节点S0和S1分别由NMOS晶体管N2、N6及N1、N5包围，将该结构称为极性加固结构；

内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制，其中：

所述四个NMOS晶体管N7～N10为四个传输晶体管，所述电路使用该四个传输晶体管进行读写，在写入数据的过程中，两条位线BL和BLN通过四个传输晶体管同时向内外围的四个存储节点Q、QB、S0、S1写入数据，使得存储节点更容易被写入数据。

2.根据权利要求1所述RHPD-12T抗辐照SRAM存储单元电路，其特征在于，在所述电路中，四个传输晶体管的连接关系具体为：

位线BL与NMOS晶体管N10与N8的源极电连接，位线BLN与NMOS晶体管N7与N9的源极电连接；

字线WL与NMOS晶体管N7～N10的栅极电连接；

NMOS晶体管N10的漏极与PMOS晶体管P2的漏极电连接，NMOS晶体管N9的漏极与PMOS晶体管P1的漏极电连接。

3.根据权利要求1所述RHPD-12T抗辐照SRAM存储单元电路，其特征在于，在所述电路中：

PMOS晶体管P1的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N4的漏极电连接；

PMOS晶体管P2的漏极与NMOS晶体管N4的漏极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的漏极电连接；

NMOS晶体管N1的漏极与NMOS晶体管N5的漏极电连接，并且NMOS晶体管N1的栅极与NMOS晶体管N4的漏极电连接；

NMOS晶体管N2的漏极与NMOS晶体管N6的漏极电连接，并且NMOS晶体管N2的栅极与NMOS晶体管N3的漏极电连接；

NMOS晶体管N3的漏极与PMOS晶体管P1的漏极电连接，并且NMOS晶体管N3的栅极与NMOS晶体管N1的漏极电连接；

NMOS晶体管N4的漏极与PMOS晶体管P2的漏极电连接，并且NMOS晶体管N4的栅极与NMOS晶体管N2的漏极电连接；

NMOS晶体管N5的漏极与NMOS晶体管N1的漏极电连接，并且NMOS晶体管N5的栅极与NMOS晶体管N6的漏极电连接；

NMOS晶体管N6的漏极与NMOS晶体管N2的漏极电连接，并且NMOS晶体管N6的栅极与NMOS晶体管N5的漏极电连接；

电源VDD与PMOS晶体管P1、P2，NMOS晶体管N1、N2的源极电连接；

NMOS晶体管N3、N4、N5、N6的源极接地。

4.根据权利要求1所述RHPD-12T抗辐照SRAM存储单元电路，其特征在于，

所述电路在保持阶段时，位线BL和BLN都预充到高电平，字线WL为低电平，所述电路内部保持初始状态，电路不工作；

所述电路在读数据阶段时，位线BL和BLN都预充到高电平，字线WL为高电平，PMOS晶体管N7～N10打开；如果单元电路存储的数据为‘0’，那么位线BLN通过PMOS晶体管N4和N5向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果单元电路存储的数据为‘1’，那么位线BL通过PMOS晶体管N3和N6向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；

所述电路在写入数据阶段时，字线WL为高电平，如果位线BL为高电平，位线BLN为低电平，那么通过PMOS晶体管N10和N8分别向存储节点Q和S1写‘1’；如果位线BL为低电平，位线BLN为高电平，那么通过PMOS晶体管N10和N8分别向存储节点Q和S1写‘0’。