[发明专利]检测闪存位线之间漏电结构的制造方法及漏电检测方法

说明书

本发明提供了一种检测闪存位线之间漏电结构的制造方法，包括：提供衬底；在所述衬底上形成浅沟槽隔离结构与有源区，在所述有源区的上方形成隧穿氧化层，在所述隧穿氧化层的上方形成浮栅，在所述浮栅上形成栅间介质层，以及控制栅；通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区，在所述有源区内形成位线；在所述有源区上方形成有源区与第一层金属的连接层，以及位于所述有源区与第一层金属的连接层上的第一层金属；在所述第一层金属上形成第一层金属与第二层金属的连接层，以及位于所述第一层金属与第二层金属的连接层上的第二层金属。通过第二层金属分别将所述闪存结构的位线引出，即可测试闪存相邻的位线之间是否漏电。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种检测闪存位线之间漏电结构的制造方法及漏电检测方法。

背景技术

随着芯片尺寸越来越小，制定相应小尺寸器件的工艺越来越复杂，制作成本越来越高，同时检测小尺寸器件工艺的方法也越来越难。闪存单元器件部分版图结构如图1所示，当工艺节点降至32nm以下时，普通的光刻工艺不能满足精细尺寸的制作，因此会采用自对准双图形(SADP)技术。其工艺制作复杂，成本较高。32nm节点以下的闪存器件制作，基本上有源区(有源区)，控制栅150(CG)均采用自对准双图形刻蚀工艺工艺，而闪存单元有源区110引出段，即位线(bitline，位线)端后段部分层也必须要采用SADP工艺。由于工艺存在不稳定性，闪存单元位线和位线之间间距较小，容易导通，从而引发电路失效。为了表征位线和位线之间漏电问题，按照图1所示结构，分别将所有奇数位线短接，所有偶数位线短接，测试两端的漏电。而闪存单元的有源区110，有源区与第一层金属的连接层120，第一层金属130，第一层金属与第二层金属的连接层140，第二层金属这些层如果有任何一层或者多层导通，都会导致位线和位线之间导通，例如：第一位线BL0和第二位线BL1导通，或者第三位线BL2和第四位线BL3导通，或者第五位线BL4和第六位线BL5导通，或者第七位线BL6和第八位线BL7导通。这种检测方法不能完全检查出是哪段工艺出了问题。通过版图结构图1可以看出，而有源区110和有源区110之间的距离，有源区与第一层金属的连接层120和有源区110之间的距离，第二层金属和第二层金属之间的距离，在整个闪存单元中是最小的，工艺最难控制，也最容易导通。

发明内容

本发明的目的在于提供一种检测闪存位线之间漏电结构的制造方法及漏电检测方法，可以测试相邻位线与位线之间是否漏电。

为了达到上述目的，本发明提供了一种检测闪存位线之间漏电结构的制造方法，包括：

提供衬底；

在所述衬底上形成浅沟槽隔离结构与有源区，在所述有源区的上方形成隧穿氧化层，在所述隧穿氧化层的上方形成浮栅，在所述浮栅上形成栅间介质层，以及控制栅；

通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区，在所述有源区内形成位线；

在所述有源区上方形成有源区与第一层金属的连接层，以及位于所述有源区与第一层金属的连接层上的第一层金属；

在所述第一金属层上形成第一层金属与第二层金属的连接层，以及位于所述第一层金属与第二层金属的连接层上的第二层金属。

可选的，在所述的检测闪存位线之间漏电结构的制造方法中，所述衬底包括硅衬底。

可选的，在所述的检测闪存位线之间漏电结构的制造方法中，形成隧穿氧化层的方法为：形成一层氧化物层。

可选的，在所述的检测闪存位线之间漏电结构的制造方法中，采用自对准双图形刻蚀工艺及填充工艺形成闪存器件有源区。

可选的，在所述的检测闪存位线之间漏电结构的制造方法中，所述有源区是一个环形的形状。

可选的，在所述的检测闪存位线之间漏电结构的制造方法中，所述有源区为长条的环状。