[发明专利]CDAC的电容失配的校准系统和逐次逼近型ADC

说明书

本发明公开了一种CDAC的电容失配的校准系统和逐次逼近型ADC，其中CDAC的电容失配的校准系统包括比较器、范围调整模块、SAR逻辑模块、校准逻辑模块；CDAC包括正端电容阵列和负端电容阵列；比较器的正输入端与正端电容阵列的输出端电连接，比较器的负输入端与负端电容阵列的输出端电连接；SAR逻辑模块用于根据比较器的输出控制CDAC进行逐次逼近；范围调整模块用于根据待校准数字信号生成对应的范围控制信号；校准逻辑模块用于根据逼近控制信号获取目标电容的失配误差；校准逻辑模块还用于根据失配误差对模数转换结果进行补偿以得到校准输出信号。本发明可以避免电容校准失效的问题。

技术领域

本发明属于CDAC的电容失配的校准技术领域，尤其涉及一种CDAC的电容失配的校准系统和逐次逼近型ADC。

背景技术

电容失配是电容型数模转换器(CDAC)非线性的主要原因。CDAC是常见模数转换器(ADC)的重要组成部分，如流水线型ADC(Pipelined-ADC)，逐次逼近型ADC(SAR ADC)等。因此，CDAC中电容失配也是ADC非线性的主要来源。

为减小ADC中的电容失配，经常需要采用电容失配校准算法，在诸多校准算法中，电容阵列自校准算法由于其算法简单，适用范围广等优点而被广泛应用。

电容失配自校准算法利用CDAC中二进制电容之间的倍数关系，测量待校准电容，从而得到待测电容相对于其余电容的失配大小，进而在模拟域或数字域对误差予以补偿。

以SAR ADC为例说明电容自校准的基本原理。SAR ADC中CDAC具备多种开关切换逻辑，如先置位后判断、基于VCM(共模电平)，分裂电容等。不同的开关切换逻辑导致不同的转换功耗与比较器输入共模电平。

如图1所示的SAR ADC，包括CDAC 103，CDAC 103的电容阵列包括若干电容，其中，电容C_0p、C_1p、C_0n、C_1n的电容值为C，电容C_2p、C_2n电容值为2C，电容C_3rp、C_3p、C_3rn、C_3n的电容值为4C，电容C_4p、C_4n的电容值为8C，电容C_5p、C_5n的电容值为16C，电容C_6p、C_6n的电容值为32C。其中，GND表征接地端。在采样阶段，所有电容下极板接VREF(参考电平)，上极板分别接差分信号(VINP/VINN)。第二阶段，如图2所示，电容阵列上极板与输入断开，进入保持相。在保持相，比较器101判断输入信号极性，产生相应数字输出，并作为ADC的MSB(Most SignificantBit，最高有效位)位输出。随后CDAC从高位电容C_6p/C_6n至低位电容C_1p/C_1n依次进行逐次逼近操作。SAR逻辑模块102接收比较器101的比较结果，SAR逻辑模块102一方面输出比较结果，另一方面输出“CDAC CTRL”信号以控制CDAC的转换开关，以便进行下一位的转换。每次开关操作以前一位比较器101输出为依据，若比较器101输出为1，代表比较器101的正输入端的电平大于负输入端的电平；此时差分CDAC的正半部分中，当前位电容下极板由VREF切换至0，使比较器正输入端电平下降。若比较器101的输出为0，代表比较器101的正输入端的电平小于负输入端的电平，此时差分CDAC负半部分的当前位电容下极板由VREF切换至0，使比较器负输入端电平下降。逐次逼近的最终结果是使比较器101的差分输入电压趋近于0，此时CDAC的输出与输入电压近似相等，SAR逻辑模块102的数字输出即为比较器101的7次比较结果。