[发明专利]一种面向高频电路应用的抗电荷共享的D锁存器

说明书

一种面向高频电路应用的抗电荷共享的D锁存器，属于集成电路可靠性中的抗辐射加固领域。解决了应用在高频电路中抗电荷共享的D锁存器存在硬件开销很大、敏感节点多、功耗高、传输时间长和恢复时间长的问题。本发明将晶体管TN1的栅极连接到节点S8、将晶体管TN2的栅极连接到节点S7、晶体管TN9的栅极连接到节点S4、晶体管TN10的栅极连接到节点S3的这种连接方式可以降低翻转后的恢复时间，保证了晶体管TP3和TN1、TP4和TN2、TP9和TN9、TP10和TN10尽可能的不同时被影响，这样就保证了翻转的节点可以被很快的恢复，导致系统可以在很小的时间内就恢复正常的工作状态。因此，本发明主要应用于高频电路。

技术领域

本发明属于集成电路可靠性中的抗辐射加固领域。

背景技术

在航天航空以及地面高辐射应用中，D锁存器需要进行抗电荷共享的加固保护，主要是为了防止所保存的数据被外界辐射粒子所改变。电荷共享产生的原因是，在大尺寸集成电路工艺下，器件节点离得较远，那么在一个节点收集的辐射电荷不会与其它节点共享；但是，随着集成电路工艺的进步发展，器件的尺寸将会变的越来越小，导致两个节点之间的距离也越来越近，因此，一个节点收集的辐射电荷可以与第二个节点共享，导致这两个节点同时发生翻转。

集成电路中的D锁存器具有很重要的作用，其锁存的信息可以供下一级电路使用，但是，如果保存信息的两个节点受到外界辐射粒子的干扰而在电荷共享效应的影响下发生改变，将会影响后续电路的功能，从而导致整个电路系统发生错误。

现有技术中应用在高频电路中抗电荷共享的D锁存器，缺点是硬件开销很大、敏感节点多、功耗高、传输时间长，恢复时间长；因此，以上问题亟需解决。

发明内容

本发明是为了解决应用在高频电路中抗电荷共享的D锁存器存在硬件开销很大、敏感节点多、功耗高、传输时间长和恢复时间长的问题，本发明提供了一种面向高频电路应用的抗电荷共享的D锁存器。

一种面向高频电路应用的抗电荷共享的D锁存器，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TP16至TP20的源极和晶体管TN20的漏极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP15的漏极和晶体管TN17的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TP16至TP20的栅极和晶体管TN17的栅极连接后，作为锁存器的时钟信号CLK 的输入端；

晶体管TN20的栅极和晶体管TP15的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP7至TP10的源极和晶体管TP13的源极均与供电电源正极连接；

晶体管TP1的漏极、晶体管TP5的源极、晶体管TP2的栅极、晶体管TN8的栅极、晶体管TP9的栅极和晶体管TP17的漏极连接后，作为节点S1；

晶体管TP1的栅极、晶体管TN7的栅极、晶体管TP2的漏极、晶体管TP6的源极和晶体管TP10的栅极连接后，作为节点S2；

晶体管TP5的漏极与晶体管TN7的漏极连接，晶体管TN7的源极与晶体管TN3的漏极，晶体管TN3源极接电源地；

晶体管TP5的栅极、晶体管TN5的栅极、晶体管TN4的栅极、晶体管TP4的漏极、晶体管TN6的漏极、晶体管TN9的栅极和晶体管TP16的漏极连接后，作为节点S4；

晶体管TN3的栅极、晶体管TP3的漏极、晶体管TN5的漏极、晶体管TN6的栅极、晶体管TP6的栅极和晶体管TN10的栅极连接后，作为节点S3；