[发明专利]在中低频电路系统中应用的抗电荷共享D锁存器

权利要求书

1.在中低频电路系统中应用的抗电荷共享D锁存器，其特征在于，包括20个NMOS晶体管TN1至TN20和20个PMOS晶体管TP1至TP20；

晶体管TN16至TN20的漏极和晶体管TP20的源极连接后，作为锁存器的输入端D；

晶体管TP20的漏极、晶体管TN20的源极、晶体管TP19的漏极和晶体管TN13的漏极连接后，作为锁存器的输出端Q，还作为节点Q；

晶体管TN16至TN20的栅极和晶体管TP19的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管TP20的栅极和晶体管TN13的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLKN的输入端输入的信号与时钟信号CLK的输入端输入的信号相反；

晶体管TP1至TP4的源极、晶体管TP9至TP12的源极和晶体管TP17的源极均与电源正极连接；

晶体管TP3的栅极、晶体管TP5的漏极、晶体管TN3的漏极、晶体管TP6的栅极和晶体管TN6的栅极连接后，作为节点S3；

晶体管TP3的漏极与晶体管TP7的源极连接，晶体管TP7的栅极、晶体管TN1的栅极、晶体管TN2的漏极、晶体管TN6的源极、晶体管TN10的栅极和晶体管TP10的栅极连接后，作为节点S2；

晶体管TP7的漏极与晶体管TN5的漏极连接，晶体管TN5的栅极、晶体管TP5的栅极、晶体管TP6的漏极、晶体管TN4的漏极、晶体管TP4的栅极和晶体管TN16的源极连接后，作为节点S4；

晶体管TN5的源极、晶体管TN1的漏极、晶体管TN2的栅极、晶体管TP8的栅极、晶体管TN9的栅极、晶体管TP9的栅极和晶体管TN17的源极连接后，作为节点S1；

晶体管TN1的源极接电源地；

晶体管TP1的栅极、晶体管TN3的栅极、晶体管TN11的源极、晶体管TN7的漏极、晶体管TN8的栅极、晶体管TP16的栅极和晶体管TN19的源极连接后，作为节点S5；

晶体管TP1的漏极与晶体管TP5的源极连接，

晶体管TN3的源极接电源地；

晶体管TP2的栅极、晶体管TN4的栅极、晶体管TP15的栅极、晶体管TN7的栅极、晶体管TN8的漏极和晶体管TN12的源极连接后，作为节点S6；

晶体管TP2的漏极与晶体管TP6的源极连接，晶体管TN4的源极接电源地；

晶体管TP4的漏极与晶体管TP8的源极连接，晶体管TP8的漏极与晶体管TN6的漏极连接，晶体管TN2的源极接电源地；

晶体管TP11的栅极、晶体管TP13的漏极、晶体管TN9的漏极、晶体管TP14的栅极和晶体管TN12的栅极连接后，作为节点S7；

晶体管TP11的漏极与晶体管TP15的源极连接，晶体管TP15的漏极与晶体管TN11的漏极连接，晶体管TN11的栅极、晶体管TP13的栅极、晶体管TP14的漏极、晶体管TN10的漏极、晶体管TP12的栅极和晶体管TN18的源极连接后，作为节点S8；

晶体管TN7的源极接电源地；

晶体管TP9的漏极与晶体管TP13的源极连接，晶体管TN9的源极接电源地；

晶体管TP10的漏极与晶体管TP14的源极连接，晶体管TN10的源极接电源地；

晶体管TP12的漏极与晶体管TP16的源极连接，晶体管TP16的漏极与晶体管TN12的漏极连接，晶体管TN8的源极接电源地；

晶体管TP17的栅极和晶体管TN15的栅极均作为节点S3；

晶体管TP18的栅极和晶体管TN14的栅极均作为节点S7；

晶体管TP17的漏极与晶体管TP18的源极连接，晶体管TP18的漏极与晶体管TP19的源极连接；

晶体管TN13的源极与晶体管TN14的漏极连接，晶体管TN14的源极与晶体管TN15的漏极连接，晶体管TN15的源极接电源地。

2.根据权利要求1所述的在中低频电路系统中应用的抗电荷共享D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。