[发明专利]一种基于FeFET的非易失性低功耗乘法器及其运行方法

权利要求书

1.一种基于FeFET器件的非易失性低功耗乘法器，其特征在于，该乘法器是一个乘数为M比特、被乘数为N比特的乘法器，所述乘法器由N个与门、N个非易失性加法器、N个锁存器和一个M比特的寄存器组成；

所述乘法器的被乘数N比特以并行的方式分别输入进N个与门的其中一个输入端，乘法器的乘数M比特以串行方式，由低比特位到高比特位逐位输入进N个与门的另一个输入端；乘数的其中一个比特位和被乘数的其中一个比特位通过与门进行与(AND)操作，完成单一比特的乘法操作；

所述N个非易失性加法器中，除最低比特位的其他非易失性加法器，均包括被加数A输入端、加数B输入端和低位向本位的进位数C_i输入端，以及本位加数S输出端和本位向高位的进位数C_o输出端；最低比特位的非易失性加法器包括被加数A输入端和加数B输入端以及本位加数S输出端和本位向高位的进位数C_o输出端；

所述N个与门的输出端分别连接到N个非易失性加法器的A输入端， 相邻两个非易失性加法器之间，高比特位的非易失性加法器的S输出端通过一个锁存器连接到低比特位的非易失性加法器的B输入端，低比特位的非易失性加法器的C_o输出端连接到高比特位的非易失性加法器的C_i输入端， 最高比特位的非易失性加法器的C_o输出端通过一个锁存器连接到自身的B输入端， 最低比特位的非易失性加法器的S输出端连接到一个寄存器中；

所述非易失性加法器由初始化模块、写模块和基于FeFET的动态电流模式逻辑(DyCML)加法器串联而成，完成单一比特位的加法运算；

所述锁存器主要由一个N型MOSFET和一个N型FeFET串联而成，将非易失性加法器的输出暂时锁存，用于中间和的移位操作。

2.根据权利要求1所述的一种基于FeFET器件的非易失性低功耗乘法器，其特征在于，所述非易失性加法器的初始化模块，是由一个或非(NOR)门和一个非门串联组成，用于在新的乘法运算开始之前对该非易失性乘法器进行初始化； 所述初始化模块的输入，即为非易失性加法器的B输入端，输入至或非门的其中一个输入端， 或非门的另一个输入端连接复位信号RST， 或非门的输出P_b同时输入到非门和写模块中，非门的输出P输入到写模块，写模块的两个输入端P和P_b为一对互补的数据。

3.根据权利要求2所述的一种基于FeFET器件的非易失性低功耗乘法器，其特征在于,所述非易失性加法器的写模块由两个并列的或非(NOR)门组成， 写模块中的一个或非(NOR) 门的输入为P与一个时钟信号CLK，输出为Q；写模块中的另一个或非(NOR)门的输入为P_b与一个时钟信号CLK，输出为Q_b；

基于FeFET的DyCML加法器由两路组成，每路由一个上拉网络和一个下拉网络串联而成组成了一个逻辑网络，从而完成加法的逻辑运算, 其中一路实现了加法运算中的本位加数S输出，其下拉网络包含一对互补的FeFET器件F1和F2， 另一路实现了本位向高位的进位数C_o输出，其下拉网络包含一对互补的FeFET器件F3和F4， Q和Q_b为一对互补的数据，分别连接到这四个FeFET器件F1～F4的栅极和源极， 其中，Q连接到F1和F3的栅极以及F2和F4的源极；Q_b连接到F1和F3的源极以及F2和F4的栅极。

4.根据权利要求1所述的一种基于FeFET器件的非易失性低功耗乘法器，其特征在于，所述锁存器还包括两个反相器，基于FeFET的DyCML加法器的S输出包含了互补的S输出端和S_b输出端，其中S_b输出端通过锁存器中的一个反相器，输入到锁存器中FeFET的栅极，S输出端通过锁存器中的另一个反相器，输入到锁存器中FeFET的源极，FeFET的漏极连接MOSFET源极，MOSFET的漏极接电路工作电压Vdd，锁存器中FeFET的漏极为输出节点，用以实现中间和的移位操作。

5.一种基于FeFET器件的非易失性低功耗乘法器的运行方法，其特征在于，该方法包括以下步骤：

(1)在乘法器的计算开始时，通过初始化模块，当复位信号RST置为高时，将逻辑‘0’写入乘法器中的FeFET器件，清除由于FeFET的非易失性而保留的上次乘法计算后的值，从而完成初始化；

(2)在乘法计算过程中，乘法器被乘数X为N比特，乘数Y为M比特，基于顺序计算的乘法计算方式，被乘数X以并行的方式输入乘法器，乘数Y以串行的方式输入乘法器，由时钟信号CLK控制，对于一个N比特的被乘数X乘以M比特的乘数Y的乘法器，Y的第i个比特位y_i与并行输入的X在第i个时钟周期内进行乘法运算，0≤i≤M-1；

根据所述乘法器的数据流，在第i个时钟周期的计算过程具体如下：

2.1)部分积生成阶段：X的N个比特位以并行的方式分别输入乘法器中的N个与门的一个输入端， Y的第i个比特位y_i同时输入到N个与门的另一个输入端， 被乘数X的N个比特位分别和y_i进行与(AND)操作，N个与门的输出为N比特的部分积；

2.2)部分积累加阶段：部分积生成阶段2.1)输出的N比特的部分积分别作为对应比特位的非易失性加法器的一个操作数，当时钟信号为高电平时，与第(i-1)个时钟周期中保留在该非易失性加法器B输入端的操作数相加，N个非易失性加法器生成新的N+1比特位的中间和，其中最低比特位的中间和被存入寄存器中的第i比特位，最高比特位的中间和通过最高比特位的非易失性加法器的C_o输出端输入至一个锁存器中，其余比特位的中间和通过非易失性加法器的S输出端输入至锁存器中；

2.3)中间和移位阶段：当时钟信号为低电平时，所有储存在锁存器中的中间和输入至非易失性加法器的B输入端,作为第(i+1)个时钟周期中部分积累加阶段2.2)的非易失性加法器的一个操作数；

(3)根据步骤(2)的计算过程，进行全部M个时钟周期的计算之后，乘法操作完成，N个锁存器中的值，即N个非易失性加法器中B输入端的值按照从高位到低位的顺序，连接寄存器中的M个比特位的值，共(N+M)个比特位，组成乘法器的输出结果。