[发明专利]一种8B/10B编码与64B/66B编码互转的装置和方法

权利要求书

1.一种8B/10B编码与64B/66B编码互转的装置，其特征在于，包括8转64模块和64转8模块，其中8转64模块包括：

通道1至通道8，用于传输8组10bit数据；

缓存器1至缓存器8，与通道1至通道8一一对应连接，用于缓存8组10bit数据；

8B/10B解码单元1至8B/10B解码单元8，与缓存器1至缓存器8一一对应连接，用于将待发送的8组10bit数据转换成8组8bit数据；

8转64单元，与8B/10B解码单元1至8B/10B解码单元8连接，用于对8个通道经解码后并行输出的8组8bit数据合成为一组64bit数据；

数据延时处理单元，与通道1至通道8、缓存器1至缓存器8和8转64单元连接，用于进行8个通道数据检测，并且在一定时间后触发8个通道的缓存器和8转64单元向下级传输数据，用以解决数据传输延时问题；

64B/66B编码单元，与8转64单元连接，用于将待发送的64bit数据转换成66bit数据；

66B数据传输单元，与64B/66B编码单元连接，用于传输66bit数据；

64转8模块包括：

64B/66B解码单元，与66B数据传输单元连接，用于将待发送的66bit数据转换成64bit数据；

64转8单元，与64B/66B解码单元连接，用于对接收到的经过解码后的一组64bit数据拆分成8组8bit数据并行输出给8个对应通道进行检测；

控制码检测单元1至控制码检测单元8，与64转8单元连接，用于进行控制起始码和结束码检测，从检测到起始码，到后面检测到结束码，中间的数据认为是有效数据，否则认为该通道没进行数据传输，接收到的是无效数据，进行丢弃，用以解决发送端数据延时过大或没进行数据传输；

8B/10B编码单元1至8B/10B编码单元8，与控制码检测单元1至控制码检测单元8一一对应连接，用于将待发送的8组8bit数据转换成8组10bit数据；

通道1传输单元至通道8传输单元，与8B/10B编码单元1至8B/10B编码单元8一一对应连接，用于传输8组10bit数据。

2.根据权利要求1所述的8B/10B编码与64B/66B编码互转的装置，其特征在于，所述数据延时处理单元具体包括如下步骤：

步骤TS101：定义一个8bit数据检测标志位D[7:0]，分别对应8个通道，初始状态为11111111，表示无数据，数据延时处理单元对8个通道进行独立数据检测，检测到数据时对应标志位D置0，比如检测到第2路、第5路有数据，则D[7:0]变为11101101，在D恢复初始状态，即11111111状态前，已经触发的标志位D不会进行重复触发；

步骤TS102：定义一个同步信号SYN，一个同步信号计数器C，计数周期为一个8B/10B编码数据时钟周期长度；在复位信号RESET到来时，标志位D[7:0]恢复初始状态11111111，C开始计数，计数溢出(即一个8B/10B编码数据时钟周期长度)触发同步信号，发送一个同步时钟脉冲SYN；

步骤TS103：同步时钟脉冲SYN触发8个通道缓存器和8转64单元向下一级传输数据，缓存器并行输出10位8B/10B编码数据，8转64单元并行输出64bit数据，同时SYN触发C清零，标志位D[7:0]恢复初始状态11111111；

步骤TS104：对于计数器C清零，任何一位标志位D为0都会触发C清零，数据最多超过7个8B/10B编码周期到达则认为该通道无数据传输，同步时钟脉冲SYN和复位信号RESET也会触发C清零，以确保缓存器和8转64单元输出数据没有延时。

3.根据权利要求1所述的8B/10B编码与64B/66B编码互转的装置，其特征在于，所述8转64单元具体包括如下步骤：

步骤TS201：每个通道缓存器输出10bit数据，采用现有8B/10B解码IP核，对8B/10B编码数据解码后并行输出；

步骤TS202：定义8个8位并行输入并行输出寄存器T[7:0]，总共64位，分别映射8个通道的8位并行数据；

步骤TS203：SYN同步脉冲作用于寄存器读写使能脚WE，脉冲为低时，即0，寄存器的值进行锁存；脉冲为高且保持一定周期高电平时，即1，寄存器输出64bit数据。