[发明专利]提供对受保护存储器的存取的系统

说明书

本申请案涉及提供对受保护存储器的存取的系统。存储器装置实施例可包含非易失性存储器单元阵列，其包含受保护存储器区。所述受保护存储器区可包含通过主机确立的专用子区。所述存储器装置实施例还可包含存储器控制器，其经配置以通过将经鉴认数据写入命令发到所述受保护区的所述专用子区来擦拭所述受保护存储器区或执行其它安全功能。发出所述经鉴认数据写入命令可包含用与确立所述子区的所述主机共享的密钥将所述命令签名。

技术领域

本发明涉及存储器装置和系统且特定来说，涉及提供对受保护存储器的存取的系统。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。非易失性存储器可在未被供电时保持所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)或存储类(例如，忆阻器)存储器等等。

快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。两个常见类型的快闪存储器阵列架构包含NAND和NOR架构，以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的一行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的一列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的一串中的每一存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。以指定传递电压(例如，Vpass)驱动耦合到每一群组的非所选存储器单元的栅极的字线，以使每一群组的非所选存储器单元作为传递晶体管操作(例如，以不受其所存储的数据值限制的方式传递电流)。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可个别地或共同地编程到一个或若干经编程状态。举例来说，单层级单元(SLC)可表示两个编程状态(例如，1或0)中的一个，从而表示一个数据位。然而，闪存存储器单元也可表示大于两个的经编程状态中的一个，从而允许制造较高密度的存储器而不增加存储器单元的数目，这是因为每一单元可表示大于一个的二进制数字(例如，大于一个位)。这类单元可称为多状态存储器单元、多数字单元或多层级单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四个经编程状态中的一个)的存储器单元，三层级单元(TLC)可指代每单元可存储三个数据位(例如，八个经编程状态中的一个)的存储器单元，且四层级单元(QLC)可每单元存储四个数据位。MLC在本文中以其较广泛情形使用，以指代每单元可存储大于一个数据位(即，可表示大于两个经编程状态)的任何存储器单元。

传统的存储器阵列是布置于半导体衬底的表面上的二维(2D)结构。为了针对给定面积增加存储器容量且减小成本，已减小单独存储器单元的大小。然而，单独存储器单元的大小减少在技术上受到限制，且因此2D存储器阵列的存储器密度在技术上受到限制。作为响应，正在开发三维(3D)存储器结构，例如3D NAND架构半导体存储器装置，以进一步增加存储器密度且降低存储器成本。

存储器阵列或装置可组合到一起形成存储器系统的存储容量，例如固态驱动器(SSD)、通用快闪存储(UFS)装置、多媒体卡(MMC)固态存储装置和嵌入式MMC(eMMC)装置。这些装置可尤其用作计算机的主存储装置，其在例如性能、大小、重量、耐用性、工作温度范围和功耗方面优于具有移动部分的传统硬盘驱动器。举例来说，这些装置可具有减少的寻道时间、等待时间或与磁盘驱动器相关联的其它机电延迟。这些装置还可使用非易失性快闪存储器单元来避免内部电池电源需求，因此允许驱动器更为通用且紧凑。