[发明专利]异构计算平台的数据处理方法、装置及可读存储介质

说明书

本申请公开了一种异构计算平台的数据处理方法、装置及计算机可读存储介质。其中，方法包括预先在主机内存空间中开辟数据存储区域和数据处理结果存储区域，在FPGA加速板卡内存空间中开辟待处理数据存储区域和计算结果存储区域。主机将待计算数据存储在数据存储区域后，向FPGA加速板卡下发数据处理请求，FPGA加速板卡主动从数据存储区域读取待计算数据并存储至自己的待处理数据存储区域；然后调用相应数据处理算法对待处理数据存储区域中的待计算数据进行数据计算，得到数据计算结果并存储于自己的计算结果存储区域；最后主动将数据计算结果写回至主机的数据处理结果存储区域。本申请提高了异构计算平台的数据传递效率，提升FPGA加速板卡的计算性能。

技术领域

本申请涉及异构计算技术领域，特别是涉及一种异构计算平台的数据处理方法、装置及计算机可读存储介质。

背景技术

随着机器学习技术的快速发展，深度学习作为机器学习中一种基于对数据进行表征学习的方法，被广泛应用。为了提高深度学习过程中的数据处理能力，相关技术均采用由主机端和FPGA(Field-Programmable Gate Array，现场可编程门阵列)加速板卡构成的异构计算平台上，主机和FPGA加速卡之间为PCIE接口，信号交互和数据传递都通过该接口完成。主机端负责整体调度，FPGA加速板卡负责并行处理数据，不仅可缓解主机的计算压力，还可有效提升数据处理效率。

对于异构计算平台来说，原始数据或者说是待计算数据均是来自主机端，数据处理过程中，主机端需要源源不断地将这些需要借用FPGA加速板卡执行数据处理操作的数据通过PCIE接口写到加速卡的内存上，如图1所示。通常这个过程是由主机端软件来控制的，在主机和加速卡之间按照一种命令-应答的交互机制，主机将数据写到加速卡的内存上后，发送命令给调度核控制加速器启动计算，加速器完成计算后，将计算结果写到本地内存上，这时调度核产生一个中断信号给主机，主机收到后将结果读回主机内存，随后将下一组数据写到加速卡上，如此循环。

由于主机软件发出控制命令、得到中断应答、启动传输数据这些过程都需要较多的时钟周期，且主机端可能会有别的软件进程占用系统资源，数据传递效率不高，影响FPGA加速板卡的计算性能，对于例如深度学习推理计算中卷积加速器这种对时间极其敏感、追求极致性能的应用来说，如何消除这些时钟周期的浪费，进一步提高计算效率为本领域技术人员需要解决的技术问题。

发明内容

本申请提供了一种异构计算平台的数据处理方法、装置及计算机可读存储介质，提高异构计算平台的数据传递效率，提升FPGA加速板卡的计算性能。

为解决上述技术问题，本发明实施例提供以下技术方案：

本发明实施例一方面提供了一种异构计算平台的数据处理方法，包括：

当接收到主机下发的数据处理请求，主动从所述主机的数据存储区域读取待计算数据并存储至待处理数据存储区域；

调用相应数据处理算法对所述待处理数据存储区域中的待计算数据进行数据计算，得到数据计算结果；所述数据计算结果存储于计算结果存储区域；

主动将所述数据计算结果写回至所述主机的数据处理结果存储区域；

其中，所述数据存储区域和所述数据处理结果存储区域为预先从所述主机的内存空间中开辟得到；所述待处理数据存储区域和所述计算结果存储区域为预先从FPGA加速板卡的内存空间中开辟得到。

可选的，所述主动从所述主机的数据存储区域读取待计算数据并存储至待处理数据存储区域为：

主动从所述主机的第一数据存储区域和/或第二数据存储区域读取待计算数据分别存储至第一待处理数据存储区域和第二待处理数据存储区域；