[发明专利]交并比电路

说明书

本发明提供了一种交并比电路，用于卷积神经网络，所述交并比电路包括第一交集面积计算电路、并集面积计算电路和第一除法器，所述并集面积计算电路包括第一面积计算电路、第二面积计算电路、第二交集面积计算电路、第一加法器和第二减法器，所述第一边值计算电路和所述第二边值计算电路均包括第一过程值计算电路、第二过程值计算电路和第二减法器，所述第二过程值计算电路包括第三减法器、第三移位器、第四减法器、第四移位器和第二比较单元，所述第三移位器和所述第二比较单元均与所述第三减法器连接，所述第四移位器和所述第二比较单元均通过所述第四减法器连接，通过电路实现了IOU算法，从而降低了卷积神经网络的整体功耗。

技术领域

本发明涉及卷积神经网络技术领域，尤其涉及一种交并比电路。

背景技术

卷积神经网络技术中，分类筛选普遍采用非最大值抑制方法进行候选框的筛选，顾名思义就是留下最大值的元素，抑制非最大值的元素。而非极大值抑制(nonmaximumsuppression，NMS)中核心的部分是IOU(Intersectionover Union)方法，该方法主要有两个输入和一个输出，两个输入即候选框和索引框，一个输出即求出的IOU结果。

目前主要通过中央处理器(centralprocessingunit，CPU)进行运算处理，传统意义上通过CPU实现目标筛选，不利于卷积神经网络算法单芯片级的实现，在系统中增加CPU设计，系统设计复杂度会大大提高，同时也会增加系统的整体功耗。

因此，有必要提供一种新型的交并比电路以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种交并比电路，提高了IOU算法工作效率，通过模块化电路设计，更适用于单芯片级的应用，同时也会减少系统设计复杂度和整体功耗。

为实现上述目的，本发明的所述交并比电路，用于卷积神经网络，所述交并比电路包括第一交集面积计算电路、并集面积计算电路和第一除法器，所述第一交集面积计算电路和所述并集面积计算电路均与所述第一除法器连接，所述并集面积计算电路包括第一面积计算电路、第二面积计算电路、第二交集面积计算电路、第一加法器和第一减法器，所述第一面积计算电路和所述第二面积计算电路均与所述第一加法器连接，所述第二交集面积计算电路通过所述第一减法器与所述第一加法器连接，所述第一交集面积计算电路和所述第二交集面积计算电路均包括第一边值计算电路、第二边值计算电路和第一乘法器，所述第一边值计算电路通过所述第一乘法器与所述第二边值计算电路连接，所述第一边值计算电路和所述第二边值计算电路均包括第一过程值计算电路、第二过程值计算电路和第二减法器，所述第一过程值计算电路和所述第二过程值计算电路均与所述第二减法器连接，所述第一过程值计算电路包括第二加法器、第一移位器、第三加法器、第二移位器和第一比较单元，所述第一移位器和所述第一比较单元均与所述第二加法器连接，所述第二移位器和所述第一比较单元均与所述第三加法器连接，所述第二过程值计算电路包括第三减法器、第三移位器、第四减法器、第四移位器和第二比较单元，所述第三移位器和所述第二比较单元均与所述第三减法器连接，所述第四移位器和所述第二比较单元均通过所述第四减法器连接。

本发明的有益效果在于：所述交并比电路包括第一交集面积计算电路、并集面积计算电路和第一除法器，通过所述交并比电路实现了IOU算法，代替了CPU，降低了卷积神经网络的整体的复杂度和功耗，有利于单芯片级的实现，并且所述并集面积计算电路包括第一面积计算电路、第二面积计算电路、第二交集面积计算电路、第一加法器和第二减法器，从而能够同时计算第一面积、第二面积和第二交集面积，即候选框面积、索引框面积以及交集面积，实现了并行化设计，提高了工作效率。

优选地，所述第一比较单元包括第一比较器和第一选择器，所述第一选择器用于选择所述第一比较器中的最小值。

优选地，所述第二比较单元包括第二比较器和第二选择器，所述第二选择器用于选择所述第二比较器中的最大值。