[发明专利]一种数字延迟锁相环及其锁定方法

说明书

本发明公开了一种数字延迟锁相环及其锁定方法，所述数字延迟锁相环包括：环形振荡模块、分频模块、时钟同步模块、延迟链代码产生模块以及延迟链单元，其中，环形振荡模块用于产生计数时钟；分频模块用于对输入的参考时钟和计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟；时钟同步模块用于对分频计数时钟和分频参考时钟进行时钟同步处理，输出同步计数时钟和同步参考时钟；延迟链代码产生模块用于产生延迟链控制信号；延迟链单元用于根据延迟链控制信号产生与参考时钟具有预定相位差的输出时钟信号。该数字延迟锁相环可以通过增加控制延迟链代码的位宽而快速提升相位差的分辨率，以满足更高等级的需求。

技术领域

本发明属于延迟锁相环技术领域，具体涉及一种数字延迟锁相环及其锁定方法。

背景技术

随着数据传输量的增加，对同步时钟频率的要求也越来越高。为了在较低的时钟频率下传输较多的数据，在设计上开始利用时钟的双沿(上升沿和下降沿)采集数据，在相同的时钟频率下能够比采用单沿(上升沿或下降沿)方式传输多一倍的数据。在接收数据端，为了准确恢复数据，需要将时钟精确延迟某个数值的时间(比如1/4个周期)，且时钟的占空比基本无变化。

FPGA芯片内置DDR(双倍速率同步动态随机存储器)芯片支持，DDR协议需要用到与参考时钟相差90°的时钟，通常用延迟锁相环(Delay Locked Loop，DLL)电路产生与参考时钟相位相差90°的时钟用于DDR应用。图1示出了典型的延迟锁相环的结构，包括鉴相器、电荷泵、环路滤波器、偏置产生器(Bias Generator)和压控延迟线(Voltage ControlledDelay Line，VCDL)。鉴相器对源时钟信号SCLK和延迟后的时钟信号FCLK的相位进行判断，输出对应的对电荷泵的控制信号UP和DN，通过电荷泵转化为电流。电荷泵在控制信号UP和DN的控制下对环路滤波器进行充电或放电，得到压控延迟线的控制电压Vctr，通过偏置产生器产生偏置电压VBP和VBN输入到压控延迟线。偏置产生器产生的偏置电压VBP、VBN控制压控延迟线产生延时，使时钟占空比基本无变化。

由于采用闭环结构，该延迟锁相环存在环路稳定性问题，设计较为复杂。虽然可以准确定位时钟，但却由于移位寄存器始终处于动态调整，频繁调节压控延迟线延迟单元个数，导致需要大型复杂的状态机，同时也会带来大量噪声。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种数字延迟锁相环及其锁定方法。本发明要解决的技术问题通过以下技术方案实现：

本发明的一个方面提供了一种数字延迟锁相环，包括环形振荡模块、分频模块、时钟同步模块、延迟链代码产生模块以及延迟链单元，其中，

所述环形振荡模块用于产生计数时钟；

所述分频模块连接所述环形震荡模块并输入参考时钟，用于对所述参考时钟和所述计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟；

所述时钟同步模块连接所述分频模块，用于对所述分频计数时钟和所述分频参考时钟进行时钟同步处理，输出同步计数时钟和同步参考时钟；

所述延迟链代码产生模块连接所述时钟同步模块，用于通过所述同步计数时钟对所述同步参考时钟进行计数，并根据计数值产生延迟链控制信号；

所述延迟链单元连接所述延迟链代码产生模块，用于根据所述延迟链控制信号产生与所述参考时钟具有预定相位差的输出时钟信号。

在本发明的一个实施例中，所述分频模块包括第一分频器和第二分频器，其中，所述第一分频器用于对所述参考时钟进行2ⁿ¹次分频处理，并输出所述分频计数时钟；所述第二分频器的输入端连接所述环形振荡模块的输出端，用于对所述计数时钟进行2ⁿ²次分频处理，输出所述分频计数时钟，并且n1n2。