[发明专利]数字下变频滤波系统

权利要求书

1.数字下变频滤波系统，其特征在于，包括射频采样模块，变频滤波模块，所述变频滤波模块由可编程控制器FPGA来实现，所述射频采样模块用于转换数字信号，将双通道接收到的调频模拟信号通过采样精度为16位的模数转换芯片进行处理得到数字信号，并通过数据总线传输至变频滤波模块，所述变频滤波模块包括下变频单元与级联滤波单元，下变频单元用于分别将所述数字信号与由数控振荡器NCO产生的相互正交的数字本振源信号的余弦波、正弦波相乘，得到两路正交的信号，并对所述两路正交的信号进行混频处理，得到零中频的数字基带IQ信号，将数字基带IQ信号传输至所述级联滤波单元，级联滤波单元分别对得到两路正交的数字基带IQ信号进行滤波处理，输出多种不同带宽的IQ基带信号，并通过调整级联滤波单元内每一级滤波器系数以及对滤波器输出信号进行截位处理保障了每一级输出信号的完整性。

2.根据权利要求1所述的数字下变频滤波系统，其特征在于，所述射频采样模块内射频通道输出的两路中频模拟信号分别经第1、2巴伦实现单端信号转为差分信号送入第1、2模数转换芯片，第1、2模数转换芯片将模拟信号转换成LVDS电平的数字信号，通过数据总线送入可编程控制器FPGA使用，第1、2模数转换芯片分别与时钟芯片连接，晶振输出的100MHz时钟信号经第3巴伦由单端信号转成差分信号供给时钟芯片，时钟芯片直接转出一对100MHz的差分信号供给可编程控制器FPGA作为系统时钟使用，FPGA再配置时钟芯片输出2对102.4MHz的差分时钟信号分给供给第1、2模数转换芯片，第1、2模数转换芯片再分别输出2对差分DCO数据时钟信号供给可编程控制器FPGA作为变频滤波模块时钟使用，实现时钟源的同步。

3.根据权利要求2所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的下变频单元内第1模数转换芯片AD9265发送的数字信号通过第1、2乘法器分别与第1数控振荡器NCO产生的余弦波和正弦波分别相乘，分别将中频信号搬移至基带，得到同相信号为I路信号，正交信号为Q路信号，再通过第1、2抽取滤波器滤除混频过程中产生的谐波分量，得到零中频的数字基带IQ信号送往级联滤波单元，第2模数转换芯片AD9265发送的数字信号通过第3、4乘法器分别与第2数控振荡器NCO产生的余弦波和正弦波分别相乘，得到I路信号与Q路信号，再分别送入两个相同的第3、4抽取滤波器，得到零中频的数字基带IQ信号送往级联滤波单元。

4.根据权利要求1或2所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的级联滤波单元滤波处理得到13种不同带宽的数字基带IQ信号，通过选择将不同带宽的数字基带IQ信号传输至解调模块或上位机。

5.根据权利要求4所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的级联滤波单元由13级26个FIR滤波器组成的级联滤波器与第1、2选择器组成，级联滤波器可输出带宽为20M、10M、5M、2.5M、1.25M、600K、300K、150K、75K、40K、20K、10K以及5K的数字基带IQ信号，第1级输出对应20M带宽，第2级输出对应10M带宽，以此类推，第13级输出对应5K带宽。

6.根据权利要求5所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的级联滤波单元分别处理I路信号和Q路信号，其中13个FIR滤波器处理I路信号，对应每级分别记作第几级I路滤波器，输出20M带宽I路信号的滤波器记作第1级I路滤波器；13个FIR滤波器Q路信号，对应每级分别记作第几级Q路滤波器，输出20M带宽Q路信号的滤波器记作第1级Q路滤波器。

7.根据权利要求5和6所述的数字下变频滤波系统，其特征在于，所述变频滤波模块的级联滤波单元内第1、2选择器实现输入信号二选一输出，第1选择器的输入信号为第1、3抽取滤波器输出的I路信号截位后的有效数据，输出信号由选择命令控制切换送入第1级I路滤波器进行处理，第2选择器的输入信号为第2、4抽取滤波器输出的Q路信号截位后的有效数据，输出信号由选择命令控制切换送入第2级Q路滤波器进行处理。

8.根据权利要求7所述的数字下变频滤波系统，其特征在于，所述级联滤波单元的每一个FIR滤波器系数和输入数据的位数皆设定为固定的16位，根据数字电路乘法的运算法则，16位的系数与16位的数据相乘会得到32位的乘积结果，因此需要对每个FIR滤波器的乘积结果截位出最优的16位有效信号，才符合输入数据位宽要求。