[发明专利]一种仿真数据处理方法及系统

说明书

本发明公开了一种仿真数据处理方法及系统，所述方法包括：同步采集所述多个FPGA的仿真波形数据，并对每一次采集周期内采集到的每个FPGA的波形数据添加时间戳；根据所述时间戳将所述多个FPGA的波形数据采用链表的形式进行存储。采用本发明的技术方案，可确保多个FPGA的波形数据不错乱。

技术领域

本发明涉及芯片仿真领域，尤其涉及一种仿真数据处理方法及系统。

背景技术

对大规模SOC芯片设计进行仿真时，经常会用到多颗FPGA，首先对SOC设计进行分割，然后运行在多颗FPGA上。这时，采集波形数据时，需要把多颗FPGA上的波形数据全部采集并汇总。此时波形数据的存储和处理方法至关重要，关系到系统仿真的速度和可靠性。

现有技术方案中，采集FPGA波形数据的方法主要是按照时间顺序前后依次存储。随着SOC规模扩大，FPGA数量也随着增加，这时传统的技术方案面临越来越多的速度和可靠性问题。

上述技术方案在仿真的SOC芯片规模不大的时候是可行的。但是随着SOC芯片规模扩大，复杂度提升，波形数据量急速增大，对数据传输带宽提出了更高的要求，单颗FPGA的数据带宽可以达到3Gbps级别以上，多颗FPGA数据采集时的带宽3*NGbps。汇总波形数据时的处理带宽是有限的，当处理多颗FPGA不及时的时候，会造成波形数据的丢失或者错乱。

发明内容

本发明的目的是针对上述现有技术中处理多颗FPGA仿真数据不及时造成波形数据的丢失或者错乱的问题，提出一种仿真数据处理方法。

本发明实施例中，提供了一种仿真数据处理方法，所述仿真将一个数字产品设计分拆到多个FPGA中进行同步仿真，所述方法包括：

同步采集所述多个FPGA的仿真波形数据，并对每一次采集周期内采集到的每个FPGA的波形数据添加时间戳；

根据所述时间戳将所述多个FPGA的波形数据采用链表的形式进行存储。

本发明实施例中，所述链表的数据结构包括：

时间戳+数据包1+数据包2+……+数据包N，

其中，N为自然数，每个数据包中都包含FPGA的序号以及对应于所述时间戳采集到的波形数据。

本发明实施例中，存储所述多个FPGA的波形数据之前，还包括：

对每个FPGA的波形数据进行数据压缩处理。

本发明实施例中，采用LZ77压缩算法对每个FPGA的波形数据进行数据压缩处理。

本发明实施例中，还提供了一种仿真数据处理系统，其包括：

多个FPGA，分别用于对从一个数字产品设计分拆出的多个部分进行同步仿真；

数据采集模块，用于同步采集所述多个FPGA的仿真波形数据，并对每一次采集周期内采集到的每个FPGA的波形数据添加时间戳；

数据存储模块，用于根据所述时间戳将所述多个FPGA的波形数据采用链表的形式进行存储。

本发明实施例中，所述链表的数据结构包括：

时间戳+数据包1+数据包2+……+数据包N，

其中，N为自然数，每个数据包中都包含FPGA的序号以及对应于所述时间戳采集到的波形数据。

本发明实施例中，所述的仿真数据处理系统，还包括：

时钟源，用于为所述数据采集模块产生的时间戳提供时钟基准。

本发明实施例中，所述的仿真数据处理系统，还包括：