[发明专利]时钟产生电路及应用其的锁存器和计算设备有效

专利信息
申请号: 201911422474.4 申请日: 2019-12-30
公开(公告)号: CN113131902B 公开(公告)日: 2023-04-11
发明(设计)人: 刘杰尧;张楠赓;吴敬杰;马晟厚 申请(专利权)人: 杭州嘉楠耘智信息科技有限公司
主分类号: H03K3/027 分类号: H03K3/027;H03K3/017;H03K3/012;H03K5/06;H03K5/00;H03K5/134;H03K5/135
代理公司: 北京市立康律师事务所 11805 代理人: 梁挥;林媛媛
地址: 310000 浙江省杭州市*** 国省代码: 浙江;33
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摘要:
搜索关键词: 时钟 产生 电路 应用 锁存器 计算 设备
【说明书】:

发明提供一种时钟产生电路及应用其的锁存器和计算设备。时钟产生电路包括一输入端,用于输入一脉冲信号;一第一输出端,用于输出一第一时钟信号;一第二输出端,用于输出一第二时钟信号;一输入驱动电路、一锁存电路、一边沿整形电路、一反馈延迟单元以及一输出驱动电路;所述输入驱动电路、所述锁存电路、所述边沿整形电路、所述反馈延迟单元以及所述输出驱动电路依次串接在所述输入端与所述第一输出端以及所述第二输出端之间。可以有效对时钟脉冲进行整形,减少使用时钟缓冲器,提高数据传输、锁存的正确性和准确率。

技术领域

本发明涉及一种受时钟控制的存储器件,尤其涉及一种在大规模数据运算设备中应用的时钟产生电路及应用其的锁存器和计算设备。

背景技术

锁存器应用非常广泛,可用做数字信号的寄存。图1为现有锁存器的电路框图及时序图。如图1所示,锁存器latch具有输入端D、输出端Q以及时钟信号端CK。其工作原理为当时钟信号CK为低电平“0”时,输入端D的数据传输至输出端Q,并被锁存器latch锁存,直至下一个时钟周期。且,由图1可以看出,传输至输出端Q的数据相对于时钟信号CK以及输入端D均具有延迟,例如,相对于时钟信号CK的延迟为CK2Q,相对于输入端D的延迟为D2Q。当多个锁存器串联连接在一起时,就会发生数据串通的问题。

图2为级联锁存器的电路结构示意图及时序图。如图2所示,当多个锁存器latch1、latch2、latch3...串联连接在一起时,每一级锁存器的时钟信号端CK均连接至相同的时钟信号,由于时钟信号在低电平时,前一级锁存器输入端D的数据会直接传送到输出端Q,而其后一级锁存器会把新的数据直接向下一级锁存器传输,由此将会产生数据串通的问题。为解决数据串通的问题,通常采用错开时钟信号相位以及减小时钟信号脉冲宽度的方式。

图3为第一方式采用不同时钟信号的级联锁存器的电路结构示意图及时序图。如图3所示,多个锁存器latch1、latch2、latch3...串联连接在一起时,每一级锁存器的时钟信号端CK均连接至不同的时钟信号,例如,锁存器latch1的时钟信号端CK连接至时钟信号CK1,锁存器latch2的时钟信号端CK连接至时钟信号CK2,锁存器latch3的时钟信号端CK连接至时钟信号CK3,以此类推。以前三级锁存器latch1、latch2以及latch3为例,由图3可以看出,由于时钟信号CK1、CK2以及CK3之间的相位错开,输入端D输入的数据沿锁存器latch1、latch2、latch3的方向进行传输,即数据最先到达锁存器latch1,最晚到达latch3,而时钟信号CK1、CK2、CK3由于延迟的不同,时钟CK3的下降沿最先到达latch3,时钟CK1的下降沿最晚到达latch1,也就是说,数据先到达的锁存器,时钟的下降沿越晚到达。由此,可以使得锁存器latch1、latch2、latch3所传输的数据依次在多个锁存器latch1、latch2、latch3之间依序传输,能够有效避免数据串通的问题。而此时,又会带来另一个问题。

图4为另一方式采用不同时钟信号的级联锁存器的电路结构示意图及时序图。如图4所示,多个锁存器latch1、latch2、latch3...串联连接在一起时,每一级锁存器的时钟信号端CK均连接至不同的时钟信号,例如,锁存器latch1的时钟信号端CK连接至时钟信号CK1,锁存器latch2的时钟信号端CK连接至时钟信号CK2,锁存器latch3的时钟信号端CK连接至时钟信号CK3,以此类推。由图4可以看出,当时钟信号CK1、CK2以及CK3之间的相位不能完全错开,或者时钟信号CK1、CK2、CK3的脉冲宽度过宽时,将会导致锁存器不稳定状态之间的数据发生串通,由此产生的数据串通会将非理想的脉冲信号(glitch)直接串通到下一级,产生更大的功耗,进而导致应用锁存器的计算芯片所消耗的功耗超出预期,这种脉冲信号的串通在传统时序分析中又被称作保持失效。另外,为了实现时钟信号之间的相位能够完全错开,则需要数量巨大的缓冲器。

因此,如何有效减少缓冲器的数量,避免级联锁存器数据串通问题,提高数据传输、锁存的正确性和准确率实为需要解决的问题。

发明内容

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