[实用新型]输出电路和芯片

权利要求书

1.一种输出电路，其特征在于，包括：

第一级电路，所述第一级电路用于读取存储器内部的串行数据，并将所述串行数据分成多个设定速率等级的电压信号；

第二级电路，与所述第一级电路连接，所述第二级电路用于接收所述第一级电路输出的多个电压信号，生成多个电压信号，并为每一个生成的电压信号分配传输路径；

第三级电路，与所述第二级电路连接，所述第三级电路用于接收所述第二级电路输出的多个电压信号，并根据ZQ校准信号为每一个接收到的电压信号分配传输路径；

第四级电路，与所述第三级电路连接，所述第四级电路包括上拉电路和下拉电路，所述上拉电路和所述下拉电路均包括多个并联的薄栅低阈值NMOS管，所述第四级电路用于接收所述第三级电路输出的多个电压信号，并根据接收到的电压信号生成所述输出电路的输出电压信号。

2.如权利要求1所述的输出电路，其特征在于，所述上拉电路包括多个并联的上拉支路，各所述上拉支路均包括结构相同的第一薄栅低阈值NMOS管，所述第一薄栅低阈值NMOS管的漏极与电源电压连接，所述第一薄栅低阈值NMOS管的栅极接收所述第三级电路输出的上拉电压信号；各所述上拉支路的所述第一薄栅低阈值NMOS管的源极均连接作为数据输出端。

3.如权利要求2所述的输出电路，其特征在于，所述下拉电路包括多个并联的下拉支路，各所述下拉支路均包括结构相同的第二薄栅低阈值NMOS管，所述第二薄栅低阈值NMOS管的源极接地，所述第二薄栅低阈值NMOS管的漏极与所述第一薄栅低阈值NMOS管的源极连接，所述第二薄栅低阈值NMOS管的栅极接收所述第三级电路输出的下拉电压信号。

4.如权利要求3所述的输出电路，其特征在于，所述第三级电路还用于在ZQ校准时输出多个上拉ZQ校准信号；

各所述上拉支路均包括多个第三薄栅低阈值NMOS管，各所述上拉支路中所述第三薄栅低阈值NMOS管均与所述第一薄栅低阈值NMOS管并联；所述第三薄栅低阈值NMOS管的栅极接收所述上拉ZQ校准信号，所述第三薄栅低阈值NMOS管用于根据上拉ZQ校准信号，调整所述上拉支路的等效电阻为RZQ。

5.如权利要求4所述的输出电路，其特征在于，所述第三级电路还用于在ZQ校准时输出多个下拉ZQ校准信号；

各所述下拉支路均包括多个第四薄栅低阈值NMOS管，各所述下拉支路中所述第四薄栅低阈值NMOS管均与所述第二薄栅低阈值NMOS管并联，所述第四薄栅低阈值NMOS管的栅极接收所述下拉ZQ校准信号，所述第四薄栅低阈值NMOS管用于根据下拉ZQ校准信号，调整所述下拉支路的等效电阻为RZQ。

6.如权利要求5所述的输出电路，其特征在于，多个所述第三薄栅低阈值NMOS管和多个所述第四薄栅低阈值NMOS管的等效宽长比的比例均依次递增。

7.如权利要求5所述的输出电路，其特征在于，所述上拉电路还包括上拉开关模块，所述上拉开关模块包括与所述第一薄栅低阈值NMOS管对应数目的厚栅高阈值NMOS管，所述厚栅高阈值NMOS管的漏极与电源电压连接，所述厚栅高阈值NMOS管的源极与所述第一薄栅低阈值NMOS管的漏极一一对应连接，所述厚栅高阈值NMOS管栅极用于接收所述第三级电路输出的高电压阈值信号。

8.如权利要求7所述的输出电路，其特征在于，各所述上拉支路还包括至少一个第一低电压校准MOS管，所述第一低电压校准MOS管与所述第一薄栅低阈值NMOS管并联，所述第一低电压校准MOS管的栅极与所述第三级电路连接，所述第一低电压校准MOS管用于在接收低电压信号时导通。

9.如权利要求8所述的输出电路，其特征在于，各所述下拉支路还包括至少一个第二低电压校准MOS管，所述第二低电压校准MOS管与所述第二薄栅低阈值NMOS管并联，所述第二低电压校准MOS管的栅极与所述第三级电路连接，所述第二低电压校准MOS管用于在接收低电压信号时导通。