[实用新型]一种带隙基准源电路

说明书

本实用新型公开了一种带隙基准源电路，包括：基准电压产生电路、启动电路和中间电压生成电路；基准电压产生电路包括三极管Q1、三极管Q2、三极管Q3、晶体管M3、晶体管M4、晶体管M14和电流镜电路，启动电路与晶体管M3和晶体管M4的栅极相连，中间电压生成电路与基准电压产生电路和启动电路相连。本实用新型中的中间电压生成电路，用于产生一个相对独立于电源电压VDD的中间电压，该带隙基准源电路不仅在低频段具有较高的电源抑制比，在中频段以及高频段同样具有较高的电源抑制比。

技术领域

本实用新型涉及集成电路技术领域，更具体的说是涉及一种带隙基准源电路。

背景技术

带隙基准源是将电源电压转换成与温度和电源电压近似无关的基准电压，其作用主要在于向电路中的其他模块提供稳定的偏置和参考电压。基准电压的稳定性直接关系到电流的工作状态。传统的带隙基准源电路是利用工作在不同电流密度下的两个三极管，它们的基极-发射极电压差ΔV_BE与绝对温度成正比，而三极管基极-发射极电源V_BE与绝对温度成反比，利用将具有正温度系数的电压和负温度系数的电压以合适的权重相加，就得到了与温度无关的输出电压。

其中衡量带隙基准源电路的主要参数之一便是电源抑制比(PSRR)，它反映了当电源有噪声而发生波动时，基准输出量受电源波动的影响。现有技术中，传统的带隙基准源结构的低频、中频和高频PSRR往往无法同时保证高电源抑制比；这给应用带来了很大的不便。

因此，如何设计出一种高电源抑制比带隙基准源电路能在较宽的频段内都具有较好的电源抑制比是本领域技术人员亟需解决的问题。

实用新型内容

有鉴于此，本实用新型提供了一种带隙基准源电路，该带隙基准源电路不仅在低频段具有较高的电源抑制比，在中频段以及高频段同样具有较高的电源抑制比。

为了实现上述目的，本实用新型采用如下技术方案：

一种带隙基准源电路，包括：基准电压产生电路、启动电路和中间电压生成电路；

所述基准电压产生电路包括三极管Q1、三极管Q2、三极管Q3、晶体管M3、晶体管M4、晶体管M14和电流镜电路；

其中所述三极管Q1、所述三极管Q2和所述三极管Q3的发射极分别连接所述晶体管M3、所述晶体管M4和所述晶体管M14的漏极，所述晶体管M3、所述晶体管M4和所述晶体管M14的源极均与所述电流镜电路连接，所述启动电路与所述晶体管M3和所述晶体管M4的栅极相连，所述中间电压生成电路与所述基准电压产生电路和所述启动电路相连。

优选的，所述电流镜电路包括晶体管M1和晶体管M2，所述晶体管M1的栅极连接所述晶体管M2的栅极、所述晶体管M14的栅极和所述晶体管M1的漏极，所述晶体管M1的漏极连接所述晶体管M3的漏极，所述晶体管M2的漏极连接所述晶体管M4的漏极和栅极。

优选的，所述晶体管M3和所述三极管Q1的发射极之间串联电阻R1，所述晶体管M14的漏极与所述三极管Q3的发射极之间串联电阻R2，所述晶体管M14、所述晶体管M1和所述晶体管M2的源极均相连，所述晶体管Q3、所述晶体管Q1和所述晶体管Q2的基极和集电极均相连。

优选的，所述启动电路包括晶体管M5、晶体管M6、晶体管M7、晶体管M8和晶体管M9；

所述晶体管M5、所述晶体管M6和所述晶体管M7的源极均相连，所述晶体管M5和晶体管M6的漏极与所述晶体管M9的源极相连，所述晶体管M5的栅极连接所述晶体管M2的漏极，所述晶体管M7的栅极与所述晶体管M2的栅极相连，所述晶体管M7的漏极连接所述晶体管M6的栅极和所述晶体管M8的漏极，所述晶体管M8的源极连接所述晶体管M9的漏极和栅极，所述晶体管M8的栅极和漏极相连。

优选的，所述中间电压生成电路包括晶体管M12、晶体管M13、晶体管M11和晶体管M10；