[实用新型]一种基于四颗MOS管芯片的封装组件

说明书

本实用新型属于芯片封装技术领域，主要提供了一种基于四颗MOS管芯片的封装组件，封装组件包括基板，设于基板表面并依序排布的第一电极、第二电极、第一基岛、第二基岛、第三基岛以及第四基岛，设于第一基岛表面的第一MOS管芯片，设于第二基岛表面的第二MOS管芯片，设于第三基岛表面的第三MOS管芯片，设于第四基岛表面的第四MOS管芯片，以及设有第一栅极引脚、第二栅极引脚、第三栅极引脚、第四栅极引脚的封装体，从而将四颗MOS管芯片进行合并封装，减少占用印刷电路板的面积，降低了电路之间的电磁干扰，增加了散热效率，使得管脚与印刷电路板具有更大的接触面积。

技术领域

本实用新型属于芯片封装技术领域，尤其涉及一种基于四颗MOS管芯片的封装组件。

背景技术

目前，市场上的芯片封装通常为单芯片封装或者双芯片封装，当电路中需要进行多颗芯片组合使用时，多颗芯片同时使用会增加占用PCB(Printed Circuit Board，印刷电路板)的面积，并且会由于电路环路增大而导致EMI(Electro Magnetic Interference，电磁干扰)增加，芯片失效隐患增大，因此，亟待一种基于四颗MOS管芯片进行合并封装的结构及打线方法。

实用新型内容

本实用新型提供了一种基于四颗MOS管芯片的封装组件，旨在解决现有多颗芯片同时使用会增加占用印刷电路板的面积的问题。

本实用新型提出了一种基于四颗MOS管芯片的封装组件，所述封装组件包括：

基板；

设于基板表面并依序排布的第一电极、第二电极、第一基岛、第二基岛、第三基岛以及第四基岛；

设于所述第一基岛表面的第一MOS管芯片，所述第一MOS管芯片的漏极与所述第一基岛电性连接；

设于所述第二基岛表面的第二MOS管芯片，所述第二MOS管芯片的漏极与所述第二基岛电性连接；

设于所述第三基岛表面的第三MOS管芯片，所述第三MOS管芯片的漏极与所述第三基岛电性连接；

设于所述第四基岛表面的第四MOS管芯片，所述第四MOS管芯片的漏极与所述第四基岛电性连接；以及

用于对所述基板、所述第一电极、所述第二电极、所述第一基岛、所述第二基岛、所述第三基岛、所述第四基岛、所述第一MOS管芯片、所述第二MOS管芯片、所述第三MOS管芯片以及所述第四MOS管芯片进行封装的封装体，并且所述封装体设有第一栅极引脚、第二栅极引脚、第三栅极引脚、第四栅极引脚；

其中，所述第一MOS管芯片的源极与所述第一电极连接，所述第一MOS管芯片的栅极与所述第一栅极引脚连接，所述第一MOS管芯片的漏极与所述第二MOS管芯片的源极连接，所述第二MOS管芯片的栅极与所述第二栅极引脚连接，所述第四MOS管芯片的栅极与所述第四栅极引脚连接，所述第四MOS管芯片的源极与所述第二电极连接，所述第四MOS管芯片的漏极与所述第三MOS管芯片的源极连接，所述第三MOS管芯片的栅极与所述第三栅极引脚连接。

可选的，所述第一电极设于所述基板的第一侧，所述第二电极设于所述基板的第二侧，所述第一电极与所述第二电极对立设置。

可选的，所述封装体的形状为多边形。

可选的，所述多边形包括正方形或者矩形。

可选的，所述第一MOS管芯片的漏极通过导电胶与所述第一基岛贴合，所述第二MOS管芯片的漏极通过导电胶与所述第二基岛贴合。

可选的，所述第三MOS管芯片的漏极通过导电胶与所述第三基岛贴合，所述第四MOS管芯片的漏极通过导电胶与所述第四基岛贴合。

可选的，所述封装体为塑料封装。