[实用新型]延迟电路和包括该延迟电路的半导体装置

说明书

本实用新型公开了延迟电路和包括该延迟电路的半导体装置。该延迟电路包括：第一延迟锁定环，其包括与时钟信号输入端连接的且由第一组延迟单元构成的第一延迟链；以及第二延迟锁定环，其包括与时钟信号输入端连接的且由相互连接的第二组延迟单元和第三组延迟单元构成的第二延迟链，其中，第一组延迟单元输出的第一延迟信号的第一延迟时间、第二组延迟单元输出的第二延迟信号的第二延迟时间以及第三组延迟单元输出的第三延迟信号的第三延迟时间各不相同，并且第一延迟时间大于第三延迟时间。通过本实用新型提供的技术方案，可以减小不同延迟锁定环所输出的延迟信号之间的延迟时间差。

技术领域

本实用新型涉及集成电路技术领域，特别涉及延迟电路和包括该延迟电路的半导体装置。

背景技术

本部分的描述仅提供与本实用新型公开相关的背景信息，而不构成现有技术。

基于游标法的时间数字转换器(TDC)可以实现小于门电路的延迟时间的量化时间精度，因此，其在高精度的时间测量系统中得到广泛应用。基于游标法的TDC的基本原理如图1 所示，这两路时钟信号的时间差为T＝(n1-n2)*T1+n2*(T1-T2)，其中，T1和T2分别为第一时钟信号和第二时钟信号的周期，并且T1大于T2，n1和n2分别为这两路时钟信号的相位一致时的计数。这两路时钟信号都可以通过延迟电路实现。

现有技术中的延迟电路通常包括快延迟锁定环(DLL)、慢DLL、鉴频鉴相器(PFD)和电荷泵(CP)等，如图2所示。其中，快DLL和慢DLL均包括相同的多个延迟单元，其可以用于根据所接收的时钟信号产生对应的延迟信号。PFD可以用于判断快DLL和慢DLL 中的延迟单元输出的延迟信号与时钟信号(CLK)的频率/相位差别，并控制CP调整参考电压V_CTRLF和V_CTRLS以及调整延迟单元的延迟时间，直至时钟信号和延迟信号的频率和相位达到一致，即形成锁定，此时参考电压V_CTRLF与V_CTRLS保持恒定。当快DLL与慢DLL均被锁定时，二者所输出的延迟信号之间的延迟时间差为其中，T_S和T_F分别为慢DLL和快DLL中的延迟单元输出的延迟时间，T_CLK为时钟信号的周期，N为延迟单元的个数。

在实现本实用新型的过程中，发明人发现现有技术中至少存在如下问题：

为了减小延迟时间差，通常需要增加延迟单元的个数，这将会占用较大的芯片面积。而且，受限于集成电路制造工艺等因素，延迟单元存在最小延迟时间，所以如果为了实现最小的延迟时间差，则会增大集成电路制造工艺的难度。

实用新型内容

本实用新型的目的是提供一种延迟电路，以减小不同延迟锁定环所输出的延迟信号之间的延迟时间差。

为了解决上述技术问题，本实用新型提供了一种延迟电路，该延迟电路可以包括：

第一延迟锁定环，其包括与时钟信号输入端连接的且由第一组延迟单元构成的第一延迟链；以及

第二延迟锁定环，其包括与所述时钟信号输入端连接的且由相互连接的第二组延迟单元和第三组延迟单元构成的第二延迟链，

其中，所述第一组延迟单元输出的第一延迟信号的第一延迟时间、所述第二组延迟单元输出的第二延迟信号的第二延迟时间以及所述第三组延迟单元输出的第三延迟信号的第三延迟时间各不相同，并且所述第一延迟时间大于所述第三延迟时间。

可选地，所述第一延迟锁定环还包括第一电压产生电路，其第一电压输出端与所述第一组延迟单元的第一输入端并联连接，并且其第一反馈信号输入端与所述第一组延迟单元中的位于所述第一延迟链的末端的第一延迟单元的延迟信号输出端连接；