[实用新型]一种TS流IP封装包接收解析系统

说明书

本实用新型公开了一种TS流IP封装包接收解析系统,包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP/UDP/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP/UDP/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接。本实用新型采用FPGA纯硬件方式，具有稳定性高、成本低、移植灵活等特点。

技术领域

本实用新型涉及IP数据包解析技术领域，具体的说，是一种TS流IP封装包接收解析系统。

背景技术

随着信息化技术的不断提高，全IP化传输和接收已成为传统TS流业务的重要技术手段，能实现对TS流数据IP封装包的接收、解析，恢复成TS流的方法就显得尤为重要。目前实现对TS流IP封装包接收解析的技术方案主要有软件实现方式以及硬件加部分软件实现方式，利用CPU芯片或CPU芯片+DSP(FPGA)芯片实现，这些方法主要存在对CPU性能要求高、移植成本高、实现方法不灵活。

实用新型内容

本实用新型的目的在于提供一种TS流IP封装包接收解析系统，用于解决现有技术中用硬件加软件实现对TS流IP封装包接收解析移植成本高、实现方法不灵活的问题。

本实用新型通过下述技术方案解决上述问题：

一种TS流IP封装包接收解析系统，包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP/UDP/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP/UDP/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接。

进一步地，所述时钟管理模块提供25MHz或125MHz时钟输出。

本实用新型与现有技术相比，具有以下优点及有益效果：

(1)本实用新型采用FPGA纯硬件方式，具有稳定性高、成本低、移植灵活等特点。

(2)本实用新型适用于需要接收IP封装的TS流数据的设备和其他应用场景，是传统TS流IP化传输和接收解析的关键技术，其内部逻辑全部采用VHDL硬件语言编写，适用于FPGA器件批量生产。

附图说明

图1为本实用新型的系统框图；

图2为FPGA的原理框图；

图3为IP包解析流程示意图。

具体实施方式

下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例1：

结合附图1和图2所示，一种TS流IP封装包接收解析系统，包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP/UDP/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP/UDP/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接，ARP模块负责在获取源目的IP的MAC地址；MAC模块使用FPGA自带免费IP，负责接受和发送网络数据。