[实用新型]数字调制器以及频率合成器

权利要求书

1.一种数字调制器，其特征在于，所述数字调制器包括：

输入节点，用于接收输入分频比；

依次连接的累加链路、差分链路和误差消除单元构成的调制模块，用于基于所述输入分频比的小数部分生成中间数据；所述累加链路包括级联的至少两个累加单元；

加法器，分别与所述输入节点和所述误差消除单元连接，用于基于所述中间数据和所述输入分频比的整数部分生成控制位信号；以及

延迟寄存器，设置在所述差分链路与所述误差消除单元之间的链路中、所述输入节点与所述加法器之间的链路中和/或相邻的所述累加单元之间的链路中。

2.根据权利要求1所述的数字调制器，其特征在于，所述累加链路包括依次级联的3个累加单元，所述差分链路包括依次级联的2个差分单元。

3.根据权利要求1所述的数字调制器，其特征在于，所述累加链路包括依次连接的第一级累加单元、第二级累加单元和第三级累加单元，所述差分链路包括级联的第一级差分单元和第二级差分单元；所述第一级差分单元分别与所述误差消除单元和所述第一级累加单元连接，所述第二级差分单元分别与所述第二级累加单元和所述第三级累加单元连接；所述延迟寄存器包括第一延迟寄存器；

其中，所述第一延迟寄存器设置在所述第二级累加单元与所述第三级累加单元之间的链路中。

4.根据权利要求3所述的数字调制器，其特征在于，所述延迟寄存器还包括：第二延迟寄存器、第三延迟寄存器、第四延迟寄存器、第五延迟寄存器、第六延迟寄存器、第七延迟寄存器、第八延迟寄存器和第九延迟寄存器；

其中，所述第二延迟寄存器设置在所述第一级累加单元与第二级累加单元之间的链路中；所述第三延迟寄存器和所述第四延迟寄存器设置在所述第一级累加单元与所述第一级差分单元之间的链路中；所述第五延迟寄存器设置在所述第二级累加单元与所述第二级差分单元之间的链路中；所述第六延迟寄存器设置在所述第一级差分单元与所述误差消除单元之间的链路中；所述第七延迟寄存器、所述第八延迟寄存器和所述第九延迟寄存器依次设置在所述输入节点与所述加法器之间的链路中。

5.根据权利要求1所述的数字调制器，其特征在于，所述差分链路中设置有加法寄存器；

其中，所述加法寄存器与所述延迟寄存器是相同结构的寄存器。

6.根据权利要求1所述的数字调制器，其特征在于，所述数字调制器为设置有反馈寄存器的MASH调制器，所述延迟寄存器与所述反馈寄存器相同的寄存器。

7.根据权利要求1-6中任意一项所述的数字调制器，其特征在于，所述数字调制器用于基于输入参考时钟周期利用输入分频比产生并输出控制位信号；

其中，各所述延迟寄存器延迟的时间为一个所述输入参考时钟周期。

8.根据权利要求7所述的数字调制器，其特征在于，所述数字调制器具有至少两条第一子分析路径；

其中，所述第一子分析路径的建立时间和保持时间均小于等于所述输入参考时钟周期，所述第一子分析路径由所述延迟寄存器插入最长分析路径中，将最长分析路径打断得到。

9.根据权利要求8所述的数字调制器，其特征在于，所述数字调制器还具有至少两条第二子分析路径；

其中，所述第二子分析路径的建立时间和保持时间小于等于所述输入参考时钟周期，所述第二子分析路径由所述延迟寄存器插入关键分析路径中，将关键分析路径打断得到。

10.一种频率合成器，其特征在于，包括：

依次耦合的鉴频鉴相器、电荷泵、滤波器、压控振荡器、多模分频器以及如权利要求1-9中任一所述的数字分频器；

其中，所述压控振荡器的输出端经所述多模分频器连接至所述鉴频鉴相器的负反馈端；所述数字分频器基于所述多模分频器所输出的输入分频比，生成并输出控制位信号至所述多模分频器的分频比控制端。