[实用新型]一种非整数倍倍频锁相电路

权利要求书

1.一种非整数倍倍频锁相电路，其特征在于，包括信号输入、连接所述信号输入的锁相环和连接所述锁相环的复杂可编程逻辑芯片CPLD，所述复杂可编程逻辑芯片CPLD对信号输入执行比较操作用以输出比较信号，比较信号连接锁相环，经锁相环实现信号输出；

所述信号输入由锁相环倍频锁相，经锁相环倍频锁相后发送给复杂可编程逻辑芯片CPLD作为计数时钟，

所述复杂可编程逻辑芯片CPLD根据计数时钟进行倍频和分频，将分频处理后的计数时钟发送给锁相环作为输入比较信号，和信号输入进行比较，并通过内部的压控振荡器VCO进行信号输出频率调整，直到信号输入和比较信号的频率相同，且信号输入和信号输出保持同步。

2.根据权利要求1所述的一种非整数倍倍频锁相电路，其特征在于，所述复杂可编程逻辑芯片CPLD型号为芯片EPM7064。

3.根据权利要求2所述的一种非整数倍倍频锁相电路，其特征在于，所述锁相环型号为芯片CD4046。

4.根据权利要求3所述的一种非整数倍倍频锁相电路，其特征在于，所述芯片CD4046的14脚作为信号输入，4脚作为信号输出，芯片CD4046的16脚接+5V，芯片CD4046的2脚经电阻R13、电容C26后接地，电阻R13、电容C26连接处与芯片CD4046的9脚相连，芯片CD4046的5脚、8脚接地，芯片CD4046的6脚与7脚之间连接电容C28，芯片CD4046的11脚经电阻R18后接地，芯片CD4046的12脚经电阻R19后接地，芯片CD4046的3脚输入比较信号。

5.根据权利要求3或4所述的一种非整数倍倍频锁相电路，其特征在于，所述芯片EPM7064的31脚输出比较信号，比较信号与芯片CD4046的3脚相连，芯片CD4046的4脚与芯片EPM7064的30脚相连，芯片EPM7064的1脚、7脚、26脚、32脚接JTAG接口。

6.根据权利要求3或4所述的一种非整数倍倍频锁相电路，其特征在于，所述芯片EPM7064的39脚连接有MAX706上电复位电路，所述芯片EPM7064的37脚连接2MHz有源晶振。