[实用新型]阻变存储器

说明书

本实用新型公开了一种阻变存储器，包括行译码装置、列译码装置以及存储阵列，所述存储阵列包括M条字线、N条位线、N条源线以及M行、N列呈阵列排布的存储单元，还包括N个控制模块，所述列译码装置的每个位线电压输出端对应通过一个控制模块连接一条位线，每个控制模块包括电流采样单元、比较单元以及开关单元。本实用新型提供的阻变存储器，保证了器件的可靠性，不会因置位时存储电阻阻值减小导致瞬间电流急剧增大，显著提高了芯片的安全性，进而提升了芯片整体可靠性。

技术领域

本实用新型涉及存储器技术领域，具体涉及一种阻变存储器。

背景技术

阻变存储器(RRAM，Resistive Random Access Memory)是以非导性材料的电阻在外加电场作用下，在高阻态和低阻态之间实现可逆转换为基础的非易失性存储器。图1是现有的一种阻变存储器的电路结构示意图，所述阻变存储器包括行译码装置11、列译码装置12以及存储阵列。所述存储阵列包括呈阵列排布的存储单元，每个存储单元包括选通晶体管和存储电阻，其中，所述选通晶体管的源极连接所述存储电阻的一端，位于同一行的选通晶体管的栅极连接至同一字线WL，位于同一列的选通晶体管的漏极连接至同一位线BL，位于同一列的存储电阻的另一端连接至同一源线SL。

对阻变存储单元写“1”称为置位(SET)，对阻变存储单元写“0”称为复位(RESET)。与传统的浮栅型非易失性存储器类似，阻变存储器也采用电压脉冲的方式进行擦写。以图1所示的存储单元10为例，在对所述存储单元10 进行置位时，通过所述行译码装置11施加3V电压至所述存储单元10连接的字线WL0，通过所述列译码装置12施加2V电压至所述存储单元10连接的位线 BL1，通过所述列译码装置12施加0V电压至所述存储单元10连接的源线SL1；在对所述存储单元10进行复位时，通过所述行译码装置11施加3V电压至所述存储单元10连接的字线WL0，通过所述列译码装置12施加0V电压至所述存储单元10连接的位线BL1，通过所述列译码装置12施加2V电压至所述存储单元10连接的源线SL1。通常，2V电压持续的时间为1微秒。这种传统的擦写方式操作简单，对外围电路复杂度要求低，芯片面积小。但由于置位过程中存储电阻的阻值在不断减小，相应地流过存储电阻的电流在不断增大，大电流持续时间较长的话，会使存储数据发生误翻转甚至造成器件永久损坏。

为了改善上述问题，现有技术中采用多次施加低电压至位线的方式对存储单元进行置位。在对存储单元进行置位时，通常需要同时对同一行的多个存储单元进行置位，即对所有被选中的存储单元连接的位线施加相同的电压。由于存储单元之间存在个体差异性，不同存储单元的置位速度也不相同，因此仍然会有部分存储单元会因阻值迅速变小，出现存储数据发生误翻转甚至永久损坏的情况。

实用新型内容

本实用新型所要解决的是在对阻变存储器进行置位时造成存储单元数据误翻转或者永久损坏的问题。

本实用新型通过下述技术方案实现：

一种阻变存储器，包括行译码装置、列译码装置以及存储阵列，所述存储阵列包括M条字线、N条位线、N条源线以及M行、N列呈阵列排布的存储单元，M和N为正整数，还包括N个控制模块，所述列译码装置的每个位线电压输出端对应通过一个控制模块连接一条位线，每个控制模块包括电流采样单元、比较单元以及开关单元；

所述电流采样单元连接在一个位线电压输出端和一条位线之间，用于对流过该位线的电流进行采样，并将采样获得的采样电流转换为采样电压；

所述比较单元连接所述电流采样单元和所述开关单元，用于对参考电压和所述采样电压进行比较，在所述参考电压高于所述采样电压时向所述开关单元发送第一控制电压，否则向所述开关单元发送第二控制电压；

所述开关单元连接在所述一个位线电压输出端和一条位线之间，用于在接收到所述第一控制电压时关闭所述一个位线电压输出端和一条位线之间的通路，在接收到所述第二控制电压时导通所述一个位线电压输出端和一条位线之间的通路。