[实用新型]一种滤除信号毛刺的数字电路

说明书

本实用新型提供了一种滤除信号毛刺的数字电路，包括N个延时器件链、与门、或非门和锁存器，其中，每一延时器件链依次串联连接，且每一延时器件链的输出端分别与与门和或非门的输入端连接；与门的输出端与锁存器的置位端端连接；或非门的输出端与锁存器的清除端端连接。本实用新型提供的一种滤除信号毛刺的数字电路，能够有效降低系统的功耗，且能够有效地清除滤波信号中的低电平毛刺和高电平毛刺，有利于提高芯片工作的稳定性。

技术领域

本实用新型涉及电路技术领域，尤其涉及一种滤除信号毛刺的数字电路。

背景技术

芯片在工作中经常会受到外界环境的干扰，从而使得芯片内部一些数字信号会出现毛刺。数字电路中，不同信号出现不同宽度毛刺信号的影响也不同，有些信号中出现毛刺，将直接影响到芯片是否能继续正常工作，降低了芯片的稳定性。

目前，现有的滤除芯片中毛刺技术，是在滤除信号毛刺的电路中使用时钟加寄存器的方式进行滤波，从而达到滤除毛刺的效果。此方法在滤波时需要系统提供一个高频时钟，增加了系统的功耗，并且由于滤波过程中使用寄存器，使得被滤波信号在滤波前和滤波后的延时会较大，而影响到芯片的正常工作。

实用新型内容

本实用新型实施例的目的是提供一种滤除信号毛刺的数字电路，能够有效降低系统的功耗和提高芯片的工作稳定性。

为实现上述目的，本实用新型实施例提供了一种滤除信号毛刺的数字电路，包括N个延时器件链、与门、或非门和锁存器，其中，

每一所述延时器件链依次串联连接，且每一所述延时器件链的输出端分别与与门和或非门的输入端连接；

所述与门的输出端与所述锁存器的置位端端连接；所述或非门的输出端与所述锁存器的清除端端连接。

进一步地，所述延时器件链由标准延时器件串联组成，或由多个反相器组成。

本实用新型提供的一种滤除信号毛刺的数字电路，能够有效降低系统的功耗，且能够有效地清除滤波信号中的低电平毛刺和高电平毛刺，有利于提高芯片工作的稳定性。

附图说明

图1是本实用新型实施例提供的一种滤除信号毛刺的数字电路的结构示意图。

其中，说明书附图中的附图标记如下：

1、延时器件链；2、与门；3、或非门；4、锁存器。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

请参阅图1，本实用新型实施例提供的一种滤除信号毛刺的数字电路，包括N个延时器件链(Delay Cell Chain)、与门(AND)或非门(NOR)和锁存器(Latch)，其中，

每一延时器件链依次串联连接，且每一延时器件链的输出端分别与与门和或非门的输入端连接；

与门的输出端与锁存器的置位端(Set)端连接；或非门的输出端与锁存器的清除端(Clr)端连接。