[实用新型]基于铟镓锌氧化物薄膜晶体管的四位全加器电路

权利要求书

1.一种基于铟镓锌氧化物薄膜晶体管的四位全加器电路，其特征在于，包括：

四个三输入异或门电路，分别用于实现两个四位二进制数对应位数字的加法运算；

四个进位产生电路，分别用于产生所述两个四位二进制数对应位数字相加后的进位；

所述的四个三输入异或门电路、四个进位产生电路的输入均为所述两个四位二进制数对应位的数字以及来自低位的进位；

所示的四个三输入异或门电路、四个进位产生电路中的晶体管均采用NMOS晶体管。

2.如权利要求1所述的基于铟镓锌氧化物薄膜晶体管的四位全加器电路，其特征在于，所述的三输入异或门电路包括：

18个NMOS晶体管M1-M18，其中：

M1的漏极接电源Vdd，M1的栅极接输入电压Ctrl，M1的源极接节点X；M2的漏极接节点X，M2的栅极接低位的进位C_i-1，M2的源极接M3的漏极和M4的漏极；M4的栅极接所述两个四位二进制数中第一个四位二进制数的第i位B_i，M4的源极接M7的源极和M9的漏极；M3的栅极接Bi取反后的值B_i_n，M3的源极接M5的漏极，M5的源极接地，M5的栅极接所述两个四位二进制数中第二个四位二进制数的第i位A_i；M9的源极接地，M9的栅极接A_i取反后的值A_i_n；M7的漏极接M6的源极和M8的漏极，M6的漏极接所述的节点X，M6的栅极接进位C_i-1取反后的值C_i-1_n，M8的源极接地，M8的栅极、M7的栅极分别接B_i和B_i_n；

M10的漏极接电源Vdd，M10的栅极接节点X，M10的源极接M11的漏极、M15的漏极，并输出加法运算的和S_i；M11的栅极接低位的进位C_i-1，M11的源极接M12的漏极和M13的漏极；M13的栅极接B_i，M13的源极接M16的源极和M18的漏极；M12的栅极接B_i_n，M12的源极接M14的漏极，M14的源极接地，M14的栅极接A_i；M18的源极接地，M18的栅极接A_i_n；M16的漏极接M15的源极和M17的漏极，M15的栅极接进位C_i-1取反后的值C_i-1_n，M17的源极接地，M17的栅极、M16的栅极分别接B_i和B_i_n；

其中，i＝0,1,2,3，分别表示所示两个四位二进制数的不同位。

3.如权利要求1所述的基于铟镓锌氧化物薄膜晶体管的四位全加器电路，其特征在于，所述的进位产生电路包括：

12个NMOS晶体管N1-N12以及1个反相器Inv1，其中：

N1的漏极接电源Vdd，N1的栅极接输入电压Ctrl，N1的源极接节点Z；N2的漏极接节点Z，N2的栅极接低位的进位C_i-1，N2的源极接N3的漏极和N4的漏极；N3的栅极接A_i，N3的源极接地，N4的栅极接B_i，N4的源极接地；N5的漏极接节点Z，N5的栅极接A_i，N5的源极接N6的漏极，N6的栅极接B_i，N6的源极接地；

N7的漏极接电源Vdd，N7的栅极接节点Z，N7的源极接N8的漏极、N11的漏极，并输出C_i_n，C_i_n经过所述反相器Inv1后得到进位C_i；N8的栅极接C_i-1，N8的源极接N9的漏极和N10的漏极；N9的栅极接A_i，N10的源极接地，N10的栅极接B_i；N11的栅极接A_i，N11的源极接N12的漏极，N12的栅极接B_i，N12的源极接地。