[实用新型]半导体结构与半导体存储器

说明书

本公开涉及存储器技术领域，关于一种半导体结构与半导体存储器。该半导体结构包括：衬底、隔离结构、字线沟槽及字线，隔离结构形成于所述衬底中，并在所述衬底中界定出多个有源区；字线沟槽形成于所述衬底与所述隔离结构上；字线设于所述字线沟槽中，所述字线穿过所述有源区及所述隔离结构；其中，在所述字线沟槽的深度方向上，位于所述有源区上的所述字线的高度大于至少部分位于所述隔离结构上的所述字线的高度。本公开提供的半导体结构，能够降低工作状态时有源隔离区域的字线对于相邻有源区域的存储晶体管电性的影响，减少泄露电流。

技术领域

本公开涉及存储器技术领域，具体而言，涉及一种半导体结构与半导体存储器。

背景技术

随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)组件的设计也必须符合高集成度、高密度的要求朝小型化发展的趋势发展，为提高动态随机存取存储器的积集度以加快组件的操作速度，以及符合消费者对于小型化电子装置的需求，近年来发展出埋入式栅极字线动态随机存取存储器，以满足上述种种需求。

然而，随着动态随机存储器的阵列不断减小，随着器件尺寸的减小，字线电阻会逐渐增大，其增加了器件的访问时间，通常通过增加字线的高度以实现自身的低电阻，而较大的栅诱导漏极泄漏电流会大大降低存储器件的可靠性，增加存储器件的刷新频率，增加存储器件功耗。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种能够降低工作状态时有源隔离区域的字线对于相邻有源区域的存储晶体管电性的影响，减少泄露电流的半导体结构与半导体存储器。

根据本公开的一个方面，提供了一种半导体结构，该半导体结构包括：

衬底；

隔离结构，形成于所述衬底中，并在所述衬底中界定出多个有源区；

字线沟槽，形成于所述衬底与所述隔离结构上；以及

字线，设于所述字线沟槽中，所述字线穿过所述有源区及所述隔离结构；其中，

在所述字线沟槽的深度方向上，位于所述有源区上的所述字线的高度大于至少部分位于所述隔离结构上的所述字线的高度。

在本公开的一种示例性实施例中，位于所述有源区上的所述字线沟槽的深度大于至少部分位于所述隔离结构上的所述字线沟槽的深度。

在本公开的一种示例性实施例中，所述隔离结构上的所述字线沟槽的深度小于所述有源区上的所述字线沟槽的深度的区域的高度为28nm～32nm。

在本公开的一种示例性实施例中，在所述字线沟槽的宽度方向上，位于所述隔离结构上的所述字线的宽度大于位于所述有源区上的所述字线的宽度。

在本公开的一种示例性实施例中，在所述字线沟槽的宽度方向上，位于所述隔离结构上的所述字线的宽度为20nm～35nm。

在本公开的一种示例性实施例中，至少一个所述有源区设有两条所述字线穿过。

在本公开的一种示例性实施例中，所述字线朝向所述字线沟槽开口的一侧为平面。

根据本公开的又一个方面，提供了一种半导体存储器，该半导体存储器包括上述任一项所述的半导体结构。

本公开提供的半导体结构，在字线沟槽的深度方向上，位于有源区上的所述字线的高度大于至少部分位于隔离结构上的字线的高度，能够使得相邻的字线上位于隔离结构上的字线与位于有源区上的字线的重叠区域减少，降低了工作状态时隔离结构上的字线对于相邻有源区域的存储晶体管电性的影响，减少了泄露电流，提高了器件刷新时间，增加了半导体器件可靠性。