[实用新型]写操作电路和半导体存储器

说明书

本申请实施例至少提供一种写操作电路和半导体存储器。该写操作电路包括：串并转换电路，用于对DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；数据缓冲模块，用于根据数据缓冲模块的输入数据，确定是否翻转全局总线；DBI解码模块，用于根据第二DBI数据，对全局总线数据进行解码，并将解码后的数据写入存储块，解码包括确定是否翻转全局总线数据；预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为高。本申请实施例的技术方案可以实现在Precharge上拉架构下，减少全局总线的翻转次数，从而大幅压缩电流，降低功耗。

技术领域

本申请涉及半导体存储器技术领域，尤其涉及一种写操作电路和半导体存储器。

背景技术

本部分旨在为权利要求书中陈述的本申请的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。

半导体存储器包括静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、同步动态随机存取内存(Synchronous Dynamic Random Access Memory，简称SDRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等。

在固态技术协会(Joint Electron Device Engineering Council，JEDEC)的DRAM协议中，对DRAM的速度、省电都有具体要求。如何使DRAM更省电的同时，亦能保证信号的完整性以及数据传输和存储的可靠性，是行业内亟待解决的问题。

实用新型内容

本申请实施例提供一种写操作电路和半导体存储器，以解决或缓解现有技术中的一项或更多项技术问题。

第一方面，本申请实施例提供一种写操作电路，应用于半导体存储器，该半导体存储器包括DQ端口、DBI端口和存储块，写操作电路包括：

串并转换电路，连接于DBI端口和DQ端口，用于对DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；

数据缓冲模块，包括多个NMOS晶体管，NMOS晶体管的栅极连接于串并转换电路，以接收数据缓冲模块的输入数据，NMOS晶体管的漏极连接于全局总线，数据缓冲模块用于根据数据缓冲模块的输入数据，确定是否翻转全局总线；

DBI解码模块，连接于存储块，DBI解码模块接收全局总线上的全局总线数据，并通过DBI信号线接收第二DBI数据，并用于根据第二DBI数据，对全局总线数据进行解码，并将解码后的数据写入存储块，解码包括确定是否翻转全局总线数据；

预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为高。

在一种实施方式中，在外部数据中为低的数据的位数大于预设值的情况下，第一DBI数据被置为高，DQ端口的输入数据为外部数据的翻转数据；在外部数据中为低的数据的位数小于等于预设值的情况下，第一DBI数据被置为低，DQ端口的输入数据为外部数据；以及串并转换电路用于对DQ端口的输入数据进行串并转换，以生成转换后数据，并在第二DBI数据为高的情况下，翻转转换后数据，以生成数据缓冲模块的输入数据，在第二DBI数据为低的情况下，将转换后数据作为数据缓冲模块的输入数据。

在一种实施方式中，串并转换电路用于对一位第一DBI数据进行串并转换，以生成M位第二DBI数据，全局总线数据被划分为M组，M位第二DBI数据与M组全局总线数据一一对应；DBI解码模块包括M个DBI解码子模块，DBI解码子模块连接于存储块，各DBI解码子模块用于根据一位第二DBI数据，对对应组的全局总线数据进行解码；其中，M为大于1的整数。