[实用新型]写操作电路和半导体存储器

权利要求书

1.一种写操作电路，应用于半导体存储器，其特征在于，所述半导体存储器包括DQ端口、DBI端口和存储块，所述写操作电路包括：

串并转换电路，连接于所述DBI端口和所述DQ端口，用于对所述DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据所述第二DBI数据和所述DQ端口的输入数据，生成数据缓冲模块的输入数据；

数据缓冲模块，包括多个PMOS晶体管，所述PMOS晶体管的栅极连接于所述串并转换电路，以接收所述数据缓冲模块的输入数据，所述PMOS晶体管的漏极连接于全局总线，所述数据缓冲模块用于根据所述数据缓冲模块的输入数据，确定是否翻转所述全局总线；

DBI解码模块，连接于所述存储块，所述DBI解码模块接收所述全局总线上的全局总线数据，并通过所述DBI信号线接收所述第二DBI数据，并用于根据所述第二DBI数据，对所述全局总线数据进行解码，并将解码后的数据写入所述存储块，所述解码包括确定是否翻转所述全局总线数据；

预充电模块，连接于预充电信号线，用于将所述全局总线的初始态设置为低。

2.根据权利要求1所述的写操作电路，其特征在于，在外部数据中为高的数据的位数大于预设值的情况下，所述第一DBI数据被置为高，所述DQ端口的输入数据为所述外部数据的翻转数据；在所述外部数据中为高的数据的位数小于等于所述预设值的情况下，所述第一DBI数据被置为低，所述DQ端口的输入数据为所述外部数据；以及所述串并转换电路用于对所述DQ端口的输入数据进行串并转换，以生成转换后数据，并在所述第二DBI数据为高的情况下，翻转所述转换后数据，以生成所述数据缓冲模块的输入数据，在所述第二DBI数据为低的情况下，将所述转换后数据作为所述数据缓冲模块的输入数据。

3.根据权利要求1所述的写操作电路，其特征在于，所述串并转换电路用于对一位第一DBI数据进行串并转换，以生成M位第二DBI数据，所述全局总线数据被划分为M组，M位第二DBI数据与M组全局总线数据一一对应；所述DBI解码模块包括M个DBI解码子模块，所述DBI解码子模块连接于所述存储块，各所述DBI解码子模块用于根据一位第二DBI数据，对对应组的全局总线数据进行所述解码；其中，M为大于1的整数。

4.根据权利要求3所述的写操作电路，其特征在于，所述DBI解码子模块包括：

第一反相器，所述第一反相器的输入端连接于所述DBI信号线；

解码单元，所述解码单元的输入端连接于所述全局总线，所述解码单元的输出端连接于所述存储块，用于在所述第二DBI数据为高的情况下，输出所述全局总线数据的翻转数据；以及在所述第二DBI数据为低的情况下，输出原始的全局总线数据。

5.根据权利要求4所述的写操作电路，其特征在于，所述解码单元包括：

第二反相器，所述第二反相器的输入端连接于所述全局总线；

第一逻辑与门，所述第一逻辑与门的两个输入端分别连接于所述第一反相器的输出端和所述第二反相器的输出端；

第二逻辑与门，所述第二逻辑与门的两个输入端分别连接于所述DBI信号线和所述全局总线；

逻辑或非门，所述逻辑或非门的两个输入端分别连接于所述第一逻辑与门的输出端和所述第二逻辑与门的输出端，所述逻辑或非门的输出端连接于所述存储块。

6.根据权利要求1至5任一项所述的写操作电路，其特征在于，所述预充电模块包括多个NMOS晶体管和多个保持电路，所述NMOS晶体管的栅极连接于所述预充电信号线，所述NMOS晶体管的漏极连接于所述全局总线，所述保持电路的输入和输出端连接于所述全局总线。

7.一种半导体存储器，其特征在于，包括DQ端口、DBI端口、存储块以及权利要求1至6任一项所述的写操作电路。