[实用新型]一种大芯片的垂直堆叠结构

说明书

本实用新型涉及一种大芯片的垂直堆叠结构，包含基板和至少一层堆叠单元；所述堆叠单元包含由下到上依次堆叠的下层芯片、硅垫片和上层芯片，硅垫片通过薄膜黏合剂粘贴在下层芯片上，上层芯片通过埋线膜粘贴在硅垫片上，下层芯片通过薄膜黏合剂粘贴在基板或下侧的堆叠单元的上层芯片上；所述的下层芯片和上层芯片均通过键合金线与基板电连接；本方案采用spacer和WEF相结合的设计方案，可以有效减小产品翘曲，并降低塑封表面出现模流印的风险；键合线的弧高可设计，并且容易检测，也避免键合线不合理地弯曲，从而极大降低制程的难度，有利于产品的大规模生产。

技术领域

本实用新型涉及一种大芯片的垂直堆叠结构，属于半导体封装领域。

背景技术

在大芯片的堆叠结构中，绝大数现有技术均采用增加硅垫片（spacer）的方式，spacer位于两层大芯片之间；而由于spacer厚度较大，最上层芯片到塑封料的表面距离小，极易导致产品翘曲严重，同时，也会在塑封料的表面产生模流印记；当有多层spacer存在，导致封装产品高度过大，无法达到客户的要求。

现有技术中也有采用埋线膜（WEF，wire·embed·film）的间隔方式，将部分键合线被包埋在WEF里面；而WEF的厚度种类极少，可供选择的厚度有限，无法满足各种结构设计需求；当单独采用WEF结构设计时，键合线的弧高很难控制，易接触到芯片功能面的边缘；采用该结构设计时，键合线是否接触良好，无法有效侦测，制程难度难度大，同时，有些测试也无法进行。

实用新型内容

本实用新型目的是为了克服现有技术的不足而提供一种大芯片的垂直堆叠结构。

为达到上述目的，本实用新型采用的技术方案是：一种大芯片的垂直堆叠结构，包含基板和至少一层堆叠单元；所述堆叠单元包含由下到上依次堆叠的下层芯片、硅垫片和上层芯片，硅垫片通过薄膜黏合剂粘贴在下层芯片上，上层芯片通过埋线膜粘贴在硅垫片上，下层芯片通过薄膜黏合剂粘贴在基板或下侧的堆叠单元的上层芯片上；所述的下层芯片和上层芯片均通过键合金线与基板电连接。

优选的，同一堆叠单元的下层芯片和上层芯片采用垂直堆叠的方式。

优选的，所述的堆叠单元通过树脂封装在基板上。

由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：

本方案的大芯片的垂直堆叠结构，采用spacer和WEF相结合的设计方案，可以有效减小产品翘曲，并降低塑封表面出现模流印的风险；键合线的弧高可设计，并且容易检测，也避免键合线不合理地弯曲，从而极大降低制程的难度，有利于产品的大规模生产。

附图说明

下面结合附图对本实用新型技术方案作进一步说明：

附图1为本实用新型所述的大芯片的垂直堆叠结构的示意图。

具体实施方式

下面结合附图及具体实施例对本实用新型作进一步的详细说明。

本实施例所述的一种大芯片的垂直堆叠结构以两层大芯片垂直堆叠的Micro_SD类产品为例，如图1所示，包含基板1、下层芯片2、硅垫片3和上层芯片4；所述下层芯片2通过薄膜黏合剂5粘贴在基板1，硅垫片3通过薄膜黏合剂5粘贴在下层芯片2上，上层芯片4通过埋线膜6粘贴在硅垫片3上，下层芯片2和上层芯片4采用垂直堆叠的方式；所述的下层芯片2和上层芯片4均通过键合金线7与基板1电连接。

加工过程如下：

①利用薄膜黏合剂（DAF）EM760,按顺序将下层芯片2和硅垫片3粘贴在基板1上，在150C下，烘烤1h；接着设置WB机台参数，进行下层芯片2的金线的键合。