[实用新型]一种命令读写装置、存储器有效

专利信息
申请号: 201922119686.7 申请日: 2019-11-29
公开(公告)号: CN211376201U 公开(公告)日: 2020-08-28
发明(设计)人: 何凯;王旭亮;孙长江;李开亮 申请(专利权)人: 深圳市国微电子有限公司
主分类号: G11C7/22 分类号: G11C7/22;G11C7/10;G06F13/16
代理公司: 深圳鼎合诚知识产权代理有限公司 44281 代理人: 江婷;李发兵
地址: 518057 广东省深圳市南*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 命令 读写 装置 存储器
【说明书】:

实用新型实施例提供的命令读写装置,包括:总线接口模块,缓存控制模块,缓存模块,读写模块;缓存控制模块包括:第一缓存控制模块、第二缓存控制模块;缓存模块包括:至少两个读缓存区,至少两个写缓存区;总线接口模块用于接收总线读/写命令;第一缓存控制模块用于将接收到的属于同一突发脉冲DDR Burst访问的总线写命令写入同一写缓存区;第二缓存控制模块用于将与总线读命令属于同一DDR Burst访问的读缓存区的数据返回;读写模块用于读取读缓存区或写缓存区执行DDR Burst读或写操作。通过将多个小数据读写操作命令合并到一起,减少了需要发起DDR Burst读写操作的次数,提高了数据读写效率。

技术领域

本实用新型实施例涉及但不限于DDR内存数据读写领域,具体而言,涉及但不限于一种命令读写装置、存储器。

背景技术

DDR SDRAM是同步动态随机存储器,其采用双倍速率存取,数据在工作时钟的上升沿和下降沿采样,有效提高了存取速率。

DDR SDRAM的数据访问都是以Burst为单位,当数据访问量小于1个Burst时,数据访问仍然是以Burst为单位。DDR SDRAM的这种Burst访问特性,使得AXI总线或类似总线接口的DDR控制器,对于主机向非连续地址进行多笔小数据访问的情况效率非常低下。AXI总线不同于AHB总线,可支持连续发送多个读写命令。

以读写1Byte数据为例,DDR控制器先后接收总线的三个非连续地址0x01、0x03、0x05的读写命令,三个命令均是完成1个Byte的读写,其数据访问量均小于一个DDR Burst。而常规的DDR控制器只是实现时序的直接转换,对于这三个地址的读写命令,DDR控制器需要发起3笔DDR Burst传输来完成数据访问。

相关技术中,提高DDR读写效率的一种方法是实现数据的无缝读写。无缝读写的前提是DDR的突发长度为固定值,控制好两个读命令之间的间隔。对于突发长度设置为4的情况,两条读命令之间需要插入一个NOP命令才能实现数据的无缝读写。对于突发长度设置为8的情况,两条读命令之间需要插入三个NOP命令。这种方法对于非连续地址的小数据量读写访问,在效率上的提高并不明显,针对上面提到的对三个非连续地址0x01、0x03、0x05的读写1Byte的命令的场景仍然需要发送3次DDR Burst传输,只是数据线的有效数据连续,无间断而已。并且,为了实现无缝传输,增加了DDR控制器发起读写命令的控制逻辑的复杂度。

实用新型内容

本实用新型实施例提供的命令读写方法、装置及计算机存储介质,主要解决的技术问题是针对DDR连续多个小数据量读/写命令导致读/写效率低下的问题,以及相关技术对效率提高不明显的情况。

为解决上述技术问题,本实用新型实施例提供一种命令读写装置,包括:总线接口模块,缓存控制模块,缓存模块,读写模块;缓存控制模块包括:第一缓存控制模块、第二缓存控制模块;缓存模块包括:至少两个读缓存区,至少两个写缓存区;

总线接口模块用于接收总线读/写命令;

第一缓存控制模块用于将接收到的属于同一突发脉冲DDR Burst访问的总线写命令写入同一写缓存区;

第二缓存控制模块用于将与总线读命令属于同一DDR Burst访问的读缓存区的数据返回;

读写模块用于读取读缓存区或写缓存区执行DDR Burst读或写操作。

可选的,各读缓存区包括以下信息:起始地址,命令有效标识,数据寄存器,数据有效标识。

各写缓存区包括以下信息:起始地址,命令有效标识,数据寄存器,数据有效标识。

可选的,第一缓存控制模块包括:第一写入模块、第一判断模块;

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