[实用新型]一种新型的应用于高速锁相环的二/三分频器电路

说明书

一种新型的应用于高速锁相环的二/三分频器电路，包括时钟优化电路，主环路优化电路，控制信号r输入电路，控制信号mod输入电路，控制信号ld电路，其特征是：通过控制信号mod来控制电路是否开启二/三分频功能，通过控制信号r来控制电路是实现二分频功能还是三分频功能，通过控制ld信号来控制r信号输入的时间，使得加在传输门两端的时钟信号更加匹配，提高电路可以处理的输入信号频率，提高了电路可以处理的输入信号的最高工作频率，优化了电路的相位噪声性能。

技术领域

本实用新型属于射频收发机的技术领域，具体涉及一种新型的应用于高速锁相环的二/三分频器电路。

背景技术

由于收发机里面必须要有频率综合器来提供上变频、下变频时钟信号，或者给数模转换器、模数转换器提供低频时钟信号，锁相环频率综合器有着稳定、低相位噪声等特点而被广泛采用。

如图1整个射频收发机系统必须由频率综合器来提供上变频跟下变频的时钟频率，或者是提供稳定的给予数模混合器跟模数混合器一个稳定的低噪声的低频信号，而锁相环频率综合器则是最好的选择，锁相环频率综合器通过负反馈来稳定时钟频率，而且可以很好的降低相位噪声。

在多模多频射频收发机中，锁相环频率综合器是用来为系统以及数模转换器和模数转换器来提供稳定、低相位噪声的时钟。如图2锁相环频率综合器模块通常采用经典的带delta-sigma调制的Fractional-N架构，而分频器就是用来实现小数分频功能的。

参考时钟与VCO经过除频之后的频率进行相位比较，该相位比较器为一个简单的异或门实现。相位比较之后的结果经过一个三阶低通无源滤波器之后，作为VCO的控制电压。VCO根据该控制电压，产生输出所需要的振荡频率。在反馈通路上，VCO的输出时钟，经过分频器之后，一路输出给相位比较器PD，另外一路输出给Delta-Sigma调制器，作为分频信号输出的控制时钟。整个 Delta-Sigma调制器均由数字电路综合实现，从而提高了设计的可移植性，以及降低了整个系统实现的复杂度。

在小数N分频器必须要用到可连续分频的分频器(比如从32分频连续分频到63分频)，而这种连续分频器则是建立在最基本的二/三分频器上的，所以二 /三分频器的性能就会决定着整个小数N分频器的性能。

如图3是当前已提出来一种改进过的二/三分频器结构，该结构与最初始提出来的二/三分频器结构相比，环路里减少了两级反相器，所以整个环路的延迟就减少了两级反相器的延迟，改进后的二/三分频器结构可以处理的最高工作频率就提高了。但是这种改进的二/三分频器结构的性能远远不能达到我们想要的程度。

本实用新型解决其技术问题所采用的技术方案是：采用中芯国际(SMIC) 工艺，通过优化电路的时钟模块、主环路模块，整合控制端r、mod在电路中的嵌入方式，减少电路的反相器个数。

实用新型内容

本实用新型的目的在于提供一种新型的应用于高速锁相环的二/三分频器电路，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：一种新型的应用于高速锁相环的二/三分频器电路，包括时钟优化电路，主环路优化电路，控制信号r 输入电路，控制信号mod输入电路，控制信号ld电路，其特征是：通过控制信号mod来控制电路是否开启二/三分频功能，通过控制信号r来控制电路是实现二分频功能还是三分频功能，通过控制ld信号来控制r信号输入的时间。

进一步的，使用了一种时钟优化电路，使得加在传输门两端的时钟信号更加匹配，提高电路可以处理的输入信号频率。

进一步的，对电路主环路进行优化，整合两个控制端在主环路的嵌入方式，将两级二输入与非门改为一级三输入与非门，减小了电路延迟，提高了电路可以处理的输入信号频率。