[实用新型]一种升级配置逻辑电路、可编程逻辑器件及升级配置系统

权利要求书

1.一种升级配置逻辑电路，其特征在于，应用于可编程逻辑器件，包括：

通信接口管理部件，用于通过预设通信接口与终端进行接口通信；

与所述通信接口管理部件连接的寄存器译码部件，用于对接收的数据和命令进行译码；

与所述寄存器译码部件连接的非易失存储控制部件，用于控制非易失存储器的读写；

与所述寄存器译码部件连接的通信接口控制部件；

与所述非易失存储控制部件和所述通信接口控制部件连接的通信协议控制部件，用于完成所述非易失存储控制部件和所述通信接口控制部件之间的数据传输格式的转换；

与所述通信接口控制部件连接的配置接口管理部件，所述配置接口管理部件包括至少一条预设通信通路，每条所述预设通信通路包括至少一种原语模块，所述配置接口管理部件用于根据配置选择适用于当前可编程逻辑器件的原语模块所在的预设通信通路与所述非易失存储器进行数据通信，并使选择的预设通信通路上的原语模块和所述非易失存储器工作在相应的工作模式。

2.根据权利要求1所述的升级配置逻辑电路，其特征在于，所述配置接口管理部件包括：第一预设通信通路和第二预设通信通路。

3.根据权利要求2所述的升级配置逻辑电路，其特征在于，所述可编程逻辑器件为FPGA时，所述配置接口管理部件包括第一宏定义开关、第二宏定义开关、所述第一预设通信通路和所述第二预设通信通路；

其中，所述第一预设通信通路包括STARTUPE2原语模块和IOBUF原语模块；所述STARTUPE2原语模块的时钟输入端通过所述第一宏定义开关的第一开关与所述通信接口控制部件的时钟端连接，所述STARTUPE2原语模块的时钟输出端与所述非易失存储器的时钟端连接；所述IOBUF原语模块的三态使能端通过所述第一宏定义开关的第二开关与所述通信接口控制部件的三态使能端连接，所述IOBUF原语模块的数据输入端通过所述第一宏定义开关的第三开关与所述通信接口控制部件的数据输出端连接，所述IOBUF原语模块的数据输出端通过所述第一宏定义开关的第四开关与所述通信接口控制部件的数据输入端连接，所述IOBUF原语模块的数据端与所述非易失存储器的数据端连接；所述通信接口控制部件的片选信号端通过所述第一宏定义开关的第五开关与所述非易失存储器的片选信号端连接；

所述第二预设通信通路包括STARTUPE3原语模块；所述STARTUPE3原语模块的时钟输入端通过所述第二宏定义开关的第一开关与所述通信接口控制部件的时钟端连接，所述STARTUPE3原语模块的三态使能端通过所述第二宏定义开关的第二开关与所述通信接口控制部件的数据三态使能端连接，所述STARTUPE3原语模块的数据输入端通过所述第二宏定义开关的第三开关与所述通信接口控制部件的数据输出端连接，所述STARTUPE3原语模块的数据输出端通过所述第二宏定义开关的第四开关与所述通信接口控制部件的数据输入端连接，所述STARTUPE3原语模块的片选信号输入端通过所述第二宏定义开关的第五开关与所述通信接口控制部件的片选信号端连接，所述STARTUPE3原语模块的时钟输出端与所述非易失存储器的时钟端连接，所述STARTUPE3原语模块的数据端与所述非易失存储器的数据端连接，所述STARTUPE3原语模块的片选信号输出端与所述非易失存储器的片选信号端连接。